Verilog学习日志第5页

2020-02-28

2.28学习日志1.加厚指令（体与面）2.缩放体（按尺寸，轴对称及常规缩放）3.偏置曲面、可变偏置、大致偏置

王冰1·2024-02-05 23:27

学习日志丨读书笔记 & 股市行情分析20190319

已经看到第28小节，学习了多对K线组合形态，现在看沪指K线，能发现很多形态都似曾学过。稍后会用思维导图、读书笔记等方法，把这些K线组合熟悉记忆。心中有图谱，以后看K线图就心中有数了。分析日志今天，沪指在昨天收盘价位置收了一个螺旋桨形阴线，成交量继续减少。我觉得风险还是比较大的，如果明天收一个阴线，就是黄昏之星，那之后极可能有一波下跌行情。如果收一个小阴或小阳线，那就要盘整几天，才能决出多空胜负了。

杏仁BOOK·2024-02-05 17:39

2019年需要学习的专业知识

编程语言数据结构算法分析与实现中级知识编译器原理操作系统网络编程高级知识Linux内核源码分析硬件知识体系结构基础知识电路知识模拟电路数字电路计算机组成原理处理器体系架构实现应用性知识PCB设计芯片设计（Verilog

大道而至简·2024-02-05 15:13

java学习日志

java学习日志不定时更新2019-12-241:算数运算符和字符串拼接2:方法3:方法-返回2019-12-25部署java环境参考教程java开发环境配置—JDKjava开发环境配置—Mavenjava

大春儿的试验田·2024-02-05 14:33

16-Verilog实现二线制I2C CMOS串行EEPROM的读写操作

Verilog实现二线制I2CCMOS串行EEPROM的读写操作1，二线制I2CCMOS串行EEPROM的简单介绍2，I2C总线特征介绍3，二线制I2C、CMOS串行EEPROM的读写操作4，EEPROM

向兴·2024-02-05 12:14

13-设计可综合状态机的指导原则，本文对于Verilog设计方法学至关重要！

设计可综合状态机的指导原则1，组合逻辑电路设计1.1，8位带进位端的加法器模块设计1.1.1，RTL代码设计1.1.2，tb测试信号1.1.3，生成原理图1.1.4，SIM输出波形1.2，指令译码模块设计1.2.1，RTL代码设计1.2.2，tb测试代码1.2.3，生成原理图1.2.4，SIM输出波形1.3，利用task和电平敏感的always块设计经比较后重组信号的组合逻辑1.3.1，RTL代码

向兴·2024-02-05 12:44

Verilog task使用说明

任务与函数的区别和函数一样，任务（task）可以用来描述共同的代码段，并在模块内任意位置被调用，让代码更加的直观易读。函数一般用于组合逻辑的各种转换和计算，而任务更像一个过程，不仅能完成函数的功能，还可以包含时序控制逻辑。下面对任务与函数的区别进行概括：比较点函数任务输入函数至少有一个输入，端口声明不能包含inout型任务可以没有或者有多个输入，且端口声明可以为inout型输出函数没有输出任务可以

一只迷茫的小狗·2024-02-05 12:44

Verilog 中 task 的语法，及使用 task 来完成模块的 testbench

概述Verilog中的task是一种不可综合的语法，它既提供了从不同位置执行公共过程的能力（因为这样可以实现代码共享），也提供了把大过程切分成小过程的能力（因为小过程更便于阅读和调试）。

McEv0y·2024-02-05 12:44

task2：Verilog编写的设计模块在模块内部直接调用task

Verilog编写的设计模块在模块内部直接调用task1，概念2，模块设计2.1，RTL设计2.2，tb测试代码2.3，sim仿真输出参考文献：1，练习七-在Verilog中使用任务task1，概念在模块设计中

向兴·2024-02-05 12:43

【100天崔律阅读营·Day40-6.6日志】

【100天崔律阅读营·Day40-6.6日志】这是2019年6月1日“100天崔律阅读营”之“关系力·《别独自用餐》6.6本周复盘&答疑”的学习日志。

于小勇呀·2024-02-05 07:48

【chisel】环境，资料

sbt下载的过程中报错；[error]sbt.librarymanagement.ResolveException:chiselchisel目前的一些状况，问题Chisel，说爱你不容易Chisel相较于verilog

斐非韭·2024-02-04 19:04

#Verilog FPGA实现乐曲演奏电路

FPGA实现乐曲演奏电路音符对照表原理图代码实现音符对照表音名频率(Hz)半周期(us)12MHz分频系数音名频率(Hz)半周期(us)12MHz分频系数音名频率(Hz)半周期(us)12MHz分频系数低音1261.63191122932中音1523.2595611472高音11046.54785736低音2293.66170320436中音2587.3385110212高音21174.66426

tz+·2024-02-04 15:45

【精时力学习日志】1-6 复盘与答疑

【精时力学习日志】本训练营：5月早起营今日主题：1-6本周复盘&答疑学习日期：2020年5月16日1.1[复盘]我在本周的早起的天数：坚持6天早起了，也有过想多睡一会儿的纠缠，但是想到课程里说的心理暗示

林小究·2024-02-04 15:42

「HDLBits题解」CS450

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Cs450/timer-HDLBitsmoduletop_module

UESTC_KS·2024-02-04 14:05

学习日志-3.6 时间主题小结-20190620

【100天崔律阅读营·Day19-3.6日志】这是2019年5月11日“100天崔律阅读营”之“3.6《奇特的一生》时间主题小结”的学习日志。

幻雪美美哒·2024-02-04 11:59

嵌入式学习日志 2

嵌入式系统定义：“专用计算机系统”需求不断变化更新迭代计算机技术：硬件：CPU(运算器+控制器)存储器内存硬盘输入输出软件：操作系统文件管理进程管理存储管理网络管理CPU管理软硬件可裁剪：根据需求裁剪或增强某项功能。vim进阶命令：复制：Myy//复制光标所在行开始M行内容粘贴：Np//粘贴在光标下N行行选中：shift+v//按一下y复制p粘贴块选中：ctrl+v//块选中功能删除：Ndd//配

aminos_ydglmn·2024-02-04 04:19

2021-03-09主题：1-2 你是哪种学习类型？

【精时力学习日志】本训练营：10倍赚回培训费·学习力营今日主题：1-2你是哪种学习类型？

张晶_fbd3·2024-02-03 22:37

silvaco smartspice自学心得之一

我下载silvaco学习的原因有三点：建模过程中用到了veriloga文件，需要编译和学习语法ADS中加载va文件跑匹配是可以做到的，ICCAP中也很方便就能引用来建模，但是并不能实时编译veriloga

yesoili·2024-02-03 22:59

器件建模学习5-veriloga文件分析

个人微信wyl2333,已经建立器件建模群，请同行备注。模型来源安捷伦提供的angolov_gan.va模型，请支持正版。1.加载库文件，常数库和数学库2.定义全局变量和函数关系3.定义模型端口，如果要定义三端口，则注释掉上面部分。此时开始定义整个模型，模型以endmodule结束4.定义器件参数并注明参数类型，参数初始值，参数运行范围（作为对外提供模型的接口）一般在//后注明各类参数在模型中起的

yesoili·2024-02-03 22:59

选择的力量·《富爸爸穷爸爸》财商课” 2.4

【崔律财商课·第2.4讲学习日志】这是2019年5月16日“崔律精时力”之“《富爸爸穷爸爸》财商课”2.4对奢侈品的态度的学习日志。

木门_·2024-02-03 21:42

学习日志-3.4 观察杂念（体验）-20211125

【精时力学习日志】本训练营：2021年100天精时力营·乘法今日主题：3-4观察杂念（体验）学习日期：2021年11月25日1、[我记]我学(客观)+我思(主观)+正反栗子+行动：1.1听话照做，进入正循环

幻雪美美哒·2024-02-03 18:33

重温FPGA设计之bcd加法器verilog实现

1.题目2.源码//*********************************************************************************//ProjectName:BCD_adder//Email:[email protected]//Website:https://home.cnblogs.com/u/hqz68///CreateTime:2019/

芯王国·2024-02-03 13:23

FPGA——verilog实现加法器（详细）

1、半加器首先我们看看半加器的真值表abcoso000101011110由真值表我们可以得到RTL图verilog代码：modulehalf_add(a,b,so,co);//半加器inputa,b;/

逃亡的诗·2024-02-03 13:22

【FPGA & Verilog&Modelsim】 8bitBCD码60计数器

可私信获取整个项目文件8bit即有8位二进制BCD码，全称Binary-CodedDecimal,简称BCD码或者二-十进制代码利用四位二进制（0000-1111）16个中选择10个作为十进制0-9；常见的BCD码是8421码本项目使用两组BCD码（每组4bit，共8bit，故称为8bitBCD）（高位0-5，低位0-9）组成0-59计数器闲话不多，上代码计数值qout达到60时，cout进位输出

去追远风·2024-02-03 13:51

【Verilog 设计】Verilog 加法器设计

以下介绍几种常见的加法器设计，提供Verilog设计并分析其优缺点。行波进位加法器这中加法器设计由多个1位全加器级联构成，依次从低位向高位传递，并输出最终的结果。

Linest-5·2024-02-03 13:51

verilog 实现常用加法器

半加器半加器是最简单的加法器。它不考虑进位输入。其中A和B是两个加数，S是和，C_o是进位输出。assignS=A^B;assignC_out=A&B;2.全加器全加器是多bit加法器的基础。C_i是进位输入。S=A⊕B⊕Ci；Co=AB+Ci(A⊕B)；modulefull_adder(inputA,inputB,inputC_i,outputS,outputC_o);assignS=A^B^C

无牙大白鲨·2024-02-03 13:50

【FPGA & Verilog】各种加法器Verilog

1bit半加器adder设计实例moduleadder(cout,sum,a,b);outputcout;outputsum;inputa,b;wirecout,sum;assign{cout,sum}=a+b;endmodule解释说明（1）assign{cout,sum}=a+b是连续性赋值对于线网wire进行赋值，必须以assign或者deassign开始assign[delay]wire_

去追远风·2024-02-03 13:18

学习日志-4.6 结营-20190330

【向成功人士学精时力课·第4.6讲学习日志】这是2019年3月30日“崔律精时力之成功人士精时力”系列课第4.6讲（结营）的学习日志。

幻雪美美哒·2024-02-03 07:46

Vivado编译介绍

Vivado合成支持以下的可合成子集：•SystemVerilog：IEEE标准SystemVerilog统一硬件设计规范，以及验证语言（IEEEStd1800-2012）•Verilog：IEEEVerilog

cckkppll·2024-02-03 03:25

学习日志-精时力2.2 【睡眠】日间小睡-20200929

【精时力学习日志】本训练营：100天精时力训练营（2020年版）今日主题：2-2【睡眠】日间小睡学习日期：2020年9月29日课后实践：来1次日间小睡1、[进步]我今天在课程中的收获：1.1温故（1）谢谢

幻雪美美哒·2024-02-02 20:37

100天崔律阅读营·Day34-6.1日志】

这是2019年5月31日“100天崔律阅读营”之“关系力·《关系力》6.1关系最重要”的学习日志。1.【收获】我今日的收获：1.1将人分为四类1.2分类依据。前面是他人在商业活动中如何看你。

冬夜读书YHY·2024-02-02 19:01

学习日志-日清单2.6 本周复盘&答疑-20200711

【精时力学习日志】本训练营：日清单·7月版今日主题：2-6本周复盘&答疑学习日期：2020年7月11日1、[我学]在今天课程中的收获：【问】在面对他人的干扰时，如何不失礼貌地拒绝以保证自己的时间呢？

幻雪美美哒·2024-02-02 19:29

7组刘永梅弯柳树下村第二期网络学习日志总节

丨读诵《弟子规》七遍，《清静经》《礼记学记》巜朱子治家格言》，巜了凡四训》改过之法谦德之效各一遍2背诵巜浪淘沙北戴河》3抄《清静经》巜浪淘沙北戴河》各一篇上午参加直播学习，观看细讲巜弟子规》第十二集并作笔记下午观看细讲巜弟子规》第十三集并作笔记参加快而美书院学习写字并交作业成长与感悟今天学习了细讲弟子规第12，13集，弟子规是照妖镜，也是显圣镜，如何让一个人不会被坏习惯牵着走，从小教好，从小有志向

刘永梅1·2024-02-02 14:16

【数电实验3】Verilog—1位十进制可逆计数器

【2022.04西南交大数电实验】【2022.04.17更新修改了一个错误：assignCO=(upd&(Q==4'd9))|(~upd&(Q==4'd0)&~clr);~clr改为了clr：assignCO=(upd&(Q==4'd9))|(~upd&(Q==4'd0)&clr);另外，把代码修得整齐好看了一点】【代码参考博主weixin_49270464，已进行适当修改，符合实验要求。本代码及

白白与瓜·2024-02-02 11:28

2.4 睡眠债的危害

【精时力学习日志】本训练营：6月早睡营今日主题：2.4睡眠债的危害学习日期：2020年6月26日昨晚睡眠目标：晚上11点入睡，早上5点起床。

孔雀勇士·2024-02-01 23:45

2019-06-04

这是2019年5月23日“崔律精时力”之“《富爸爸穷爸爸》财商课”3.4第6课学会不为钱工作的学习日志。1.我今天的收获：1.1今天的课程核心观点就是“一个人要成功不能只具备一种技能。”

冬夜读书YHY·2024-02-01 20:18

Golang学习日志 ━━ Go 常用包整理及介绍

一、Go标准库可以大致按其中库的功能进行以下粗略的分类输入输出包括二进制以及文本格式在屏幕、键盘、文件以及其他设备上的输入输出等，比如二进制文件的读写。对应于此分类的包有bufio、fmt、io、log和flag等，其中flag用于处理命令行参数。文本处理包括字符串和文本内容的处理，比如字符编码转换等。对应于此分类的包有encoding、bytes、strings、strconv、text、mim

暂时先用这个名字·2024-02-01 19:50

2020-05-21【阅读营·清单力】3.3感恩清单

【精时力学习日志·复习版（选作）】本训练营：阅读营·清单力学习日期：2020年5月21日复习主题：3.3感恩清单1.

s萤火虫之光·2024-02-01 15:49

Verilog双边沿采样触发器 HDLBitDualedge

题目如下：我一开始想当然就这样写了moduletop_module(inputclk,inputd,outputq);always@(posedgeclk)qrst），但就是这样。没有真正的硬件设备可以完成与你所描述的相同的东西-总是@（posedgeclkornegedgeclk）。唯一的例外（种类）是IDDR和ODDR，这些需要实例化-它们不能从HDL描述中推断出来。见此博文FPGA中如何实现

闲庭信步sss·2024-02-01 10:51

【AG32VF407】国产MCU+FPGA，更新官方固件解决8Mhz内部晶振不准，Verilog实测7.9Mhz！

视频讲解[AG32VF407]国产MCU+FPGA，更新官方固件解决8Mhz内部晶振不准，Verilog实测7.9Mhz！

LitchiCheng·2024-02-01 10:51

Verilog实现上升、下降沿检测 FPGA

Verilog实现上升、下降沿检测源文件`timescale1ns/1psmoduletop(inputclk,//时钟信号inputrst_n,//复位信号，低电平有效inputsignal//待检测信号

四臂西瓜·2024-02-01 10:19

【AG32VF407】国产MCU+FPGA Verilog双边沿检测输出方波

视频讲解[AG32VF407]国产MCU+FPGAVerilog双边沿检测输出方波实验过程本次使用使用AG32VF407开发板中的FPGA，使用双clk的双边沿进行检测，同步输出方波同时可以根据输出的方波检测

LitchiCheng·2024-02-01 10:18

Verilog刷题[hdlbits] ：Bcdadd100

题目：Bcdadd100YouareprovidedwithaBCDone-digitaddernamedbcd_faddthataddstwoBCDdigitsandcarry-in,andproducesasumandcarry-out.为您提供了一个名为bcd_fadd的BCD一位数加法器，它将两个BCD数字相加并带入，并生成一个和和并带入。modulebcd_fadd(input[3:0]

卡布达吃西瓜·2024-02-01 10:16

Verilog刷题[hdlbits] ：Adder100i

题目：Adder100iCreatea100-bitbinaryripple-carryadderbyinstantiating100fulladders.Theadderaddstwo100-bitnumbersandacarry-intoproducea100-bitsumandcarryout.Toencourageyoutoactuallyinstantiatefulladders,als

卡布达吃西瓜·2024-02-01 10:46

「HDLBits题解」Verification: Writing Testbenches

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Tb/clock-HDLBits`timescale1ps/1psmoduletop_module

UESTC_KS·2024-02-01 10:25

「HDLBits题解」Build a circuit from a simulation waveform

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Sim/circuit1-HDLBitsmoduletop_module

UESTC_KS·2024-02-01 09:55

南京跟岗学习日志（十三）

刻不容缓的“偷懒”——读《班主任“偷懒”艺术》随感熊思敏/文2018.11.21这届我所带的班级是从一年级带起来的，从一年级开始我便有意识要培养班干部，至今已经第四年了，各日常班干部的能力也有了很大的提升，但是我发现了存在以下几个问题：第一，班干部管班的态度模仿了我的角色，感觉有点凌驾于班级孩子；第二，我在校的日子班干部都是妥妥的，能管理好班级纪律，但要是我需要外出学习，不在校时，总有个别孩子不听

skycat285·2024-02-01 08:32

学习日志-早睡营4.6 自习课-20200711

【精时力学习日志】本训练营：6月早睡营今日主题：4.6自习课学习日期：2020年7月11日1、昨晚的睡眠计划：22:00睡前准备；22:45听催眠曲；22:55关灯睡觉；5:00起床。

幻雪美美哒·2024-02-01 08:24

阅读营·关系力-《情商2》2-6 本周复盘&答疑

【精时力学习日志·小可爱版】本训练营：阅读营·关系力学习书籍：《情商2》学习日期：2020年6月13日学习主题：2-6本周复盘&答疑1、[我学]在课程中的收获：1.1温故@拓展阅读让大家收获很多，最近没精神

TracyWXM·2024-02-01 03:26

学习日志-3.1 视觉：眼见不一定为实-20210201

【精时力学习日志】本训练营：每天一点大脑课今日主题：3-1视觉：眼见不一定为实学习日期：2021年2月1日1、[脑力]我在课程里的收获：1.1温故（1）崔律说，2020年在心力学习中，印象最深刻的是：我们的现在是由过去造成的

幻雪美美哒·2024-01-31 22:03

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