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Verilog学习日志
task2:
Verilog
编写的设计模块在模块内部直接调用task
Verilog
编写的设计模块在模块内部直接调用task1,概念2,模块设计2.1,RTL设计2.2,tb测试代码2.3,sim仿真输出参考文献:1,练习七-在
Verilog
中使用任务task1,概念在模块设计中
向兴
·
2024-02-05 12:43
fpga开发
Verilog语法
【100天崔律阅读营·Day40-6.6日志】
【100天崔律阅读营·Day40-6.6日志】这是2019年6月1日“100天崔律阅读营”之“关系力·《别独自用餐》6.6本周复盘&答疑”的
学习日志
。
于小勇呀
·
2024-02-05 07:48
【chisel】 环境,资料
sbt下载的过程中报错;[error]sbt.librarymanagement.ResolveException:chiselchisel目前的一些状况,问题Chisel,说爱你不容易Chisel相较于
verilog
斐非韭
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2024-02-04 19:04
chisel
fpga开发
#
Verilog
FPGA实现乐曲演奏电路
FPGA实现乐曲演奏电路音符对照表原理图代码实现音符对照表音名频率(Hz)半周期(us)12MHz分频系数音名频率(Hz)半周期(us)12MHz分频系数音名频率(Hz)半周期(us)12MHz分频系数低音1261.63191122932中音1523.2595611472高音11046.54785736低音2293.66170320436中音2587.3385110212高音21174.66426
tz+
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2024-02-04 15:45
FPGA
Verilog
【精时力
学习日志
】1-6 复盘与答疑
【精时力
学习日志
】本训练营:5月早起营今日主题:1-6本周复盘&答疑学习日期:2020年5月16日1.1[复盘]我在本周的早起的天数:坚持6天早起了,也有过想多睡一会儿的纠缠,但是想到课程里说的心理暗示
林小究
·
2024-02-04 15:42
「HDLBits题解」CS450
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Cs450/timer-HDLBitsmoduletop_module
UESTC_KS
·
2024-02-04 14:05
HDLBits
题解
fpga开发
Verilog
学习日志
-3.6 时间主题小结-20190620
【100天崔律阅读营·Day19-3.6日志】这是2019年5月11日“100天崔律阅读营”之“3.6《奇特的一生》时间主题小结”的
学习日志
。
幻雪美美哒
·
2024-02-04 11:59
嵌入式
学习日志
2
嵌入式系统定义:“专用计算机系统”需求不断变化更新迭代计算机技术:硬件:CPU(运算器+控制器)存储器内存硬盘输入输出软件:操作系统文件管理进程管理存储管理网络管理CPU管理软硬件可裁剪:根据需求裁剪或增强某项功能。vim进阶命令:复制:Myy//复制光标所在行开始M行内容粘贴:Np//粘贴在光标下N行行选中:shift+v//按一下y复制p粘贴块选中:ctrl+v//块选中功能删除:Ndd//配
aminos_ydglmn
·
2024-02-04 04:19
学习
2021-03-09主题:1-2 你是哪种学习类型?
【精时力
学习日志
】本训练营:10倍赚回培训费·学习力营今日主题:1-2你是哪种学习类型?
张晶_fbd3
·
2024-02-03 22:37
silvaco smartspice自学心得之一
我下载silvaco学习的原因有三点:建模过程中用到了
verilog
a文件,需要编译和学习语法ADS中加载va文件跑匹配是可以做到的,ICCAP中也很方便就能引用来建模,但是并不能实时编译
verilog
a
yesoili
·
2024-02-03 22:59
slivaco学习
TCAD
建模
veriloga
器件建模学习5-
verilog
a文件分析
个人微信wyl2333,已经建立器件建模群,请同行备注。模型来源安捷伦提供的angolov_gan.va模型,请支持正版。1.加载库文件,常数库和数学库2.定义全局变量和函数关系3.定义模型端口,如果要定义三端口,则注释掉上面部分。此时开始定义整个模型,模型以endmodule结束4.定义器件参数并注明参数类型,参数初始值,参数运行范围(作为对外提供模型的接口)一般在//后注明各类参数在模型中起的
yesoili
·
2024-02-03 22:59
器件建模
选择的力量·《富爸爸穷爸爸》财商课” 2.4
【崔律财商课·第2.4讲
学习日志
】这是2019年5月16日“崔律精时力”之“《富爸爸穷爸爸》财商课”2.4对奢侈品的态度的
学习日志
。
木门_
·
2024-02-03 21:42
学习日志
-3.4 观察杂念(体验)-20211125
【精时力
学习日志
】本训练营:2021年100天精时力营·乘法今日主题:3-4观察杂念(体验)学习日期:2021年11月25日1、[我记]我学(客观)+我思(主观)+正反栗子+行动:1.1听话照做,进入正循环
幻雪美美哒
·
2024-02-03 18:33
重温FPGA设计之bcd加法器
verilog
实现
1.题目2.源码//*********************************************************************************//ProjectName:BCD_adder//Email:
[email protected]
//Website:https://home.cnblogs.com/u/hqz68///CreateTime:2019/
芯王国
·
2024-02-03 13:23
重温FPGA
bcd加法器
verilog代码
FPGA——
verilog
实现加法器(详细)
1、半加器首先我们看看半加器的真值表abcoso000101011110由真值表我们可以得到RTL图
verilog
代码:modulehalf_add(a,b,so,co);//半加器inputa,b;/
逃亡的诗
·
2024-02-03 13:22
FPGA
verilog
【FPGA &
Verilog
&Modelsim】 8bitBCD码60计数器
可私信获取整个项目文件8bit即有8位二进制BCD码,全称Binary-CodedDecimal,简称BCD码或者二-十进制代码利用四位二进制(0000-1111)16个中选择10个作为十进制0-9;常见的BCD码是8421码本项目使用两组BCD码(每组4bit,共8bit,故称为8bitBCD)(高位0-5,低位0-9)组成0-59计数器闲话不多,上代码计数值qout达到60时,cout进位输出
去追远风
·
2024-02-03 13:51
FPGA学习记录
fpga开发
【
Verilog
设计】
Verilog
加法器设计
以下介绍几种常见的加法器设计,提供
Verilog
设计并分析其优缺点。行波进位加法器这中加法器设计由多个1位全加器级联构成,依次从低位向高位传递,并输出最终的结果。
Linest-5
·
2024-02-03 13:51
Verilog
fpga开发
Verilog
硬件描述语言
数字IC
加法器
verilog
实现常用加法器
半加器半加器是最简单的加法器。它不考虑进位输入。其中A和B是两个加数,S是和,C_o是进位输出。assignS=A^B;assignC_out=A&B;2.全加器全加器是多bit加法器的基础。C_i是进位输入。S=A⊕B⊕Ci;Co=AB+Ci(A⊕B);modulefull_adder(inputA,inputB,inputC_i,outputS,outputC_o);assignS=A^B^C
无牙大白鲨
·
2024-02-03 13:50
Verilog
FPGA
fpga开发
Verilog
加法器
【FPGA &
Verilog
】各种加法器
Verilog
1bit半加器adder设计实例moduleadder(cout,sum,a,b);outputcout;outputsum;inputa,b;wirecout,sum;assign{cout,sum}=a+b;endmodule解释说明(1)assign{cout,sum}=a+b是连续性赋值对于线网wire进行赋值,必须以assign或者deassign开始assign[delay]wire_
去追远风
·
2024-02-03 13:18
FPGA学习记录
fpga开发
学习日志
-4.6 结营-20190330
【向成功人士学精时力课·第4.6讲
学习日志
】这是2019年3月30日“崔律精时力之成功人士精时力”系列课第4.6讲(结营)的
学习日志
。
幻雪美美哒
·
2024-02-03 07:46
Vivado编译介绍
Vivado合成支持以下的可合成子集:•System
Verilog
:IEEE标准System
Verilog
统一硬件设计规范,以及验证语言(IEEEStd1800-2012)•
Verilog
:IEEE
Verilog
cckkppll
·
2024-02-03 03:25
fpga开发
学习日志
-精时力2.2 【睡眠】日间小睡-20200929
【精时力
学习日志
】本训练营:100天精时力训练营(2020年版)今日主题:2-2【睡眠】日间小睡学习日期:2020年9月29日课后实践:来1次日间小睡1、[进步]我今天在课程中的收获:1.1温故(1)谢谢
幻雪美美哒
·
2024-02-02 20:37
100天崔律阅读营·Day34-6.1日志】
这是2019年5月31日“100天崔律阅读营”之“关系力·《关系力》6.1关系最重要”的
学习日志
。1.【收获】我今日的收获:1.1将人分为四类1.2分类依据。前面是他人在商业活动中如何看你。
冬夜读书YHY
·
2024-02-02 19:01
学习日志
-日清单2.6 本周复盘&答疑-20200711
【精时力
学习日志
】本训练营:日清单·7月版今日主题:2-6本周复盘&答疑学习日期:2020年7月11日1、[我学]在今天课程中的收获:【问】在面对他人的干扰时,如何不失礼貌地拒绝以保证自己的时间呢?
幻雪美美哒
·
2024-02-02 19:29
7组刘永梅弯柳树下村第二期网络
学习日志
总节
丨读诵《弟子规》七遍,《清静经》《礼记学记》巜朱子治家格言》,巜了凡四训》改过之法谦德之效各一遍2背诵巜浪淘沙北戴河》3抄《清静经》巜浪淘沙北戴河》各一篇上午参加直播学习,观看细讲巜弟子规》第十二集并作笔记下午观看细讲巜弟子规》第十三集并作笔记参加快而美书院学习写字并交作业成长与感悟今天学习了细讲弟子规第12,13集,弟子规是照妖镜,也是显圣镜,如何让一个人不会被坏习惯牵着走,从小教好,从小有志向
刘永梅1
·
2024-02-02 14:16
【数电实验3】
Verilog
—1位十进制可逆计数器
【2022.04西南交大数电实验】【2022.04.17更新修改了一个错误:assignCO=(upd&(Q==4'd9))|(~upd&(Q==4'd0)&~clr);~clr改为了clr:assignCO=(upd&(Q==4'd9))|(~upd&(Q==4'd0)&clr);另外,把代码修得整齐好看了一点】【代码参考博主weixin_49270464,已进行适当修改,符合实验要求。本代码及
白白与瓜
·
2024-02-02 11:28
数电实验
fpga开发
2.4 睡眠债的危害
【精时力
学习日志
】本训练营:6月早睡营今日主题:2.4睡眠债的危害学习日期:2020年6月26日昨晚睡眠目标:晚上11点入睡,早上5点起床。
孔雀勇士
·
2024-02-01 23:45
2019-06-04
这是2019年5月23日“崔律精时力”之“《富爸爸穷爸爸》财商课”3.4第6课学会不为钱工作的
学习日志
。1.我今天的收获:1.1今天的课程核心观点就是“一个人要成功不能只具备一种技能。”
冬夜读书YHY
·
2024-02-01 20:18
Golang
学习日志
━━ Go 常用包整理及介绍
一、Go标准库可以大致按其中库的功能进行以下粗略的分类输入输出包括二进制以及文本格式在屏幕、键盘、文件以及其他设备上的输入输出等,比如二进制文件的读写。对应于此分类的包有bufio、fmt、io、log和flag等,其中flag用于处理命令行参数。文本处理包括字符串和文本内容的处理,比如字符编码转换等。对应于此分类的包有encoding、bytes、strings、strconv、text、mim
暂时先用这个名字
·
2024-02-01 19:50
Golang
golang
go
go语言
2020-05-21【阅读营·清单力】3.3感恩清单
【精时力
学习日志
·复习版(选作)】本训练营:阅读营·清单力学习日期:2020年5月21日复习主题:3.3感恩清单1.
s萤火虫之光
·
2024-02-01 15:49
Verilog
双边沿采样触发器 HDLBitDualedge
题目如下:我一开始想当然就这样写了moduletop_module(inputclk,inputd,outputq);always@(posedgeclk)qrst),但就是这样。没有真正的硬件设备可以完成与你所描述的相同的东西-总是@(posedgeclkornegedgeclk)。唯一的例外(种类)是IDDR和ODDR,这些需要实例化-它们不能从HDL描述中推断出来。见此博文FPGA中如何实现
闲庭信步sss
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2024-02-01 10:51
数字ic
HDLBit练习
verilog
【AG32VF407】国产MCU+FPGA,更新官方固件解决8Mhz内部晶振不准,
Verilog
实测7.9Mhz!
视频讲解[AG32VF407]国产MCU+FPGA,更新官方固件解决8Mhz内部晶振不准,
Verilog
实测7.9Mhz!
LitchiCheng
·
2024-02-01 10:51
fpga
fpga开发
单片机
嵌入式硬件
Verilog
实现上升、下降沿检测 FPGA
Verilog
实现上升、下降沿检测源文件`timescale1ns/1psmoduletop(inputclk,//时钟信号inputrst_n,//复位信号,低电平有效inputsignal//待检测信号
四臂西瓜
·
2024-02-01 10:19
FPGA
fpga开发
verilog
上升沿
下降沿
【AG32VF407】国产MCU+FPGA
Verilog
双边沿检测输出方波
视频讲解[AG32VF407]国产MCU+FPGA
Verilog
双边沿检测输出方波实验过程本次使用使用AG32VF407开发板中的FPGA,使用双clk的双边沿进行检测,同步输出方波同时可以根据输出的方波检测
LitchiCheng
·
2024-02-01 10:18
fpga
fpga开发
单片机
嵌入式硬件
Verilog
刷题[hdlbits] :Bcdadd100
题目:Bcdadd100YouareprovidedwithaBCDone-digitaddernamedbcd_faddthataddstwoBCDdigitsandcarry-in,andproducesasumandcarry-out.为您提供了一个名为bcd_fadd的BCD一位数加法器,它将两个BCD数字相加并带入,并生成一个和和并带入。modulebcd_fadd(input[3:0]
卡布达吃西瓜
·
2024-02-01 10:16
verilog
fpga开发
verilog
hdlbits
Verilog
刷题[hdlbits] :Adder100i
题目:Adder100iCreatea100-bitbinaryripple-carryadderbyinstantiating100fulladders.Theadderaddstwo100-bitnumbersandacarry-intoproducea100-bitsumandcarryout.Toencourageyoutoactuallyinstantiatefulladders,als
卡布达吃西瓜
·
2024-02-01 10:46
verilog
verilog
fpga开发
hdlbits
「HDLBits题解」Verification: Writing Testbenches
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Tb/clock-HDLBits`timescale1ps/1psmoduletop_module
UESTC_KS
·
2024-02-01 10:25
HDLBits
题解
fpga开发
Verilog
「HDLBits题解」Build a circuit from a simulation waveform
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Sim/circuit1-HDLBitsmoduletop_module
UESTC_KS
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2024-02-01 09:55
HDLBits
题解
fpga开发
Verilog
南京跟岗
学习日志
(十三)
刻不容缓的“偷懒”——读《班主任“偷懒”艺术》随感熊思敏/文2018.11.21这届我所带的班级是从一年级带起来的,从一年级开始我便有意识要培养班干部,至今已经第四年了,各日常班干部的能力也有了很大的提升,但是我发现了存在以下几个问题:第一,班干部管班的态度模仿了我的角色,感觉有点凌驾于班级孩子;第二,我在校的日子班干部都是妥妥的,能管理好班级纪律,但要是我需要外出学习,不在校时,总有个别孩子不听
skycat285
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2024-02-01 08:32
学习日志
-早睡营4.6 自习课-20200711
【精时力
学习日志
】本训练营:6月早睡营今日主题:4.6自习课学习日期:2020年7月11日1、昨晚的睡眠计划:22:00睡前准备;22:45听催眠曲;22:55关灯睡觉;5:00起床。
幻雪美美哒
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2024-02-01 08:24
阅读营·关系力-《情商2》2-6 本周复盘&答疑
【精时力
学习日志
·小可爱版】本训练营:阅读营·关系力学习书籍:《情商2》学习日期:2020年6月13日学习主题:2-6本周复盘&答疑1、[我学]在课程中的收获:1.1温故@拓展阅读让大家收获很多,最近没精神
TracyWXM
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2024-02-01 03:26
学习日志
-3.1 视觉:眼见不一定为实-20210201
【精时力
学习日志
】本训练营:每天一点大脑课今日主题:3-1视觉:眼见不一定为实学习日期:2021年2月1日1、[脑力]我在课程里的收获:1.1温故(1)崔律说,2020年在心力学习中,印象最深刻的是:我们的现在是由过去造成的
幻雪美美哒
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2024-01-31 22:03
1-4 精读法2:释义关键词
【精时力
学习日志
】本训练营:100天阅读营(2021年)今日主题:1-4精读法2:释义关键词学习日期:2021年4月29日1、[我学]我学+我思+正反栗子+我行:2、[问答]问自己/问崔律+我答:问:为什么今天我学的部分没有完成
孔雀勇士
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2024-01-31 21:57
Day18:2019-05-10【100天崔律阅读营·Day18-3.5 日志】
【100天崔律阅读营·Day18-3.5日志】这是2019年5月10日“100天崔律阅读营”之“3.5《奇特的一生》柳翁的时间观”的
学习日志
。1.我今日的收获:>柳翁认为他的时间够用吗?
迷猴桃sally
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2024-01-31 17:04
【知己成长营
学习日志
】春节共读DAY7
本训练营:《目标感》共读营今日主题:第七章为年轻人打造有目标感的文化学习日期:2021.2.17(正月初六)共读第7天今日作业:1、本章内容最感触你的是哪个内容?结合自身案例阐述为什么?就说说我所做的吧。2017年以来,从开始组织湖畔书社的共读,到在奇艺影城以及走进学校的家长课堂,再到时代青年读书会,以及樊登读书、小读者和小步在家早教,还有正在筹备的拆书帮上党分舵,我一直在持续做一件事,就是要打造
闲人原东升
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2024-01-31 15:08
OpenMIPS用
verilog
实现
一、前期准备1.编辑、编译、仿真工具用vscode+i
verilog
+gtkwave组合实现
verilog
的编写、编译和波形查看,其配置过程见博主:MacbookM1使用vscode+i
verilog
+
闻林禹
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2024-01-31 13:24
cpu
verilog
Verilog
入门——AES实现
AES加密流程介绍参考:https://blog.csdn.net/qq_28205153/article/details/55798628AES加密基本背景AES为分组密码,即将待加密明文分为长度相等的组(AES中分组只能为128位,即16字节),每次加密一组数据直至全部加密完成。加密密钥长度可以为128位、192位、256位,密钥长度不同加密轮数不同。AES密钥长度分组长度加密轮数AES-12
diamond_biu
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2024-01-31 10:39
实验
硬件基础
verilog
密码学
【数字IC精品文章收录】近500篇文章-学习路线-基础知识-接口-总线-脚本语言-芯片求职-安全-EDA-工具-低功耗设计-
Verilog
-低功耗-STA-设计-验证-FPGA-架构-AMBA-书籍-
数字IC全站文章索引demo版(建议收藏慢慢看)*一、项目说明*1.1索引目的1.2收录原则1.3投稿方式1.4版本迭代二、数字IC学习路线三、通用技能篇*3.1数字电路3.2硬件描述语言(
Verilog
程序员负总裁
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2024-01-31 10:05
学习
安全
fpga开发
[AG32VF407]国产MCU+FPGA
Verilog
编写控制2路gpio输出不同频率方波实验
视频讲解[AG32VF407]国产MCU+FPGA
Verilog
编写控制2路gpio输出不同频率方波实验实验过程根据原理图,选择两个pin脚作为输出修改VE文件,clk选择PIN_OSC,使用内部晶振8Mhz
LitchiCheng
·
2024-01-31 07:51
fpga
fpga开发
单片机
嵌入式硬件
「HDLBits题解」Building Larger Circuits
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Exams/review2015count1k-HDLBitsmoduletop_module
UESTC_KS
·
2024-01-31 07:10
HDLBits
题解
fpga开发
Verilog
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