Verilog学习日志

学习日志-拦路石思维1·错误的财富观-20210324

【精时力学习日志】本训练营：《财务自由之路1》公益营今日主题：拦路石思维1·错误的财富观学习日期：2021年3月24日1、[收获]我学+我思+正反栗子+我行：1.1概述【我学】（1）在三节公益课的开头，
幻雪美美哒·2024-08-23 18:25

学习笔记3

总结1.Verilog对字符型的定义image.png总结2.Verilog对含有x和z的信号进行计算比较image.png总结3.Verdi后台新进程打开verdiMy_wave.fsdb>&log&
倚梦为马_bb81·2024-08-23 15:07

Verilog | 有限状态机Case

今天尝试将几个有限状态机，转换为Verilog代码，有限状态机（Finite-StateMachine，FSM），简称状态机，是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。
赵同学的代码时间·2024-08-23 08:07

Verilog 利用握手信号（valid/ready）实现数据流水线反压

应用场景：接收模块不能即时读取发送模块数据时，可能出现数据阻塞的情况简单示例：顶层模块pipeline_top中包含三级流水线，pipeline_top存在上下游模块，且pipeline_top仅通过握手信号获知上下游数据的valid/ready情况modulepipeline_top(inputwireclk,inputwirerst,inputwire[15:0]din,outputwire[
优质蛋白 - 芯片打工人·2024-08-23 02:02

Verilog刷题笔记54

题目：FsmserialdpSeealso:SerialreceiveranddatapathWewanttoaddparitycheckingtotheserialreceiver.Paritycheckingaddsoneextrabitaftereachdatabyte.Wewilluseoddparity,wherethenumberof1sinthe9bitsreceivedmustbe
十六追梦记·2024-08-22 13:16

(135)vivado综合选项---＞(35)Vivado综合策略三五

1目录（a）IC简介（b）数字IC设计流程（c）Verilog简介（d）Vivado综合策略三五（e）结束1IC简介（a）在IC设计中，设计师使用电路设计工具（如EDA软件）来设计和模拟各种电路，例如逻辑电路
FPGA系统设计指南针·2024-08-22 10:26

(134)vivado综合选项---＞(34)Vivado综合策略三四

1目录（a）IC简介（b）数字IC设计流程（c）Verilog简介（d）Vivado综合策略三四（e）结束1IC简介（a）在IC设计中，设计师使用电路设计工具（如EDA软件）来设计和模拟各种电路，例如逻辑电路
FPGA系统设计指南针·2024-08-22 03:42

学习日志-早起营3.3 睡前远离电子产品-20200426

【精时力学习日志】本训练营：早起营（4月版）今日主题：3-3睡前远离电子产品学习日期：2020年4月26日（学优版）1.
幻雪美美哒·2024-08-22 00:55

verilog 从入门到看得懂---verilog 的基本语法数据和运算

笔者之前主要是使用c语言和matab进行编程，从2024年年初开始接触verilog，通过了一周的学习，基本上对verilog的语法有了基本认知。
DKZ001·2024-03-18 12:20

Verilog语法-参数（parameter，localparam）

一、参数的用途Veilog中参数的关键词为parameter、localparam，它们在verilog模块的主要用途有两个：第一是便于阅读；第二是便于进行模块的修改。
刘小适·2024-03-16 12:18

verilog中，何时用reg和wire

何时用？组合逻辑用wire，时序逻辑用reg。reg可以存储数据，wire则就是一根线，只能传递数据。比如？时序逻辑always@(posedgeclkornegedgerst_n)begin//bigrivergoestotheeastendinitialbegin//AllthestartfollowsBeidouend组合逻辑assignhey=hey；//Bagayalualways@(*
四臂西瓜·2024-03-15 18:50

System Verilog学习笔记（十二）——数组（2）

SystemVerilog学习笔记（十二）——数组（2）动态数组在编译时不会为其定制尺寸，而是在仿真运行时来确定动态数组一开始为空，需要使用new[]来为其分配空间声明方式intdyn[],d2[];/
颖子爱学习·2024-03-04 07:27

#FPGA（基础知识）

1.IDE:QuartusII2.设备：CycloneIIEP2C8Q208C8N3.实验：正点原子-verilog基础知识4.时序图：5.步骤6.代码：
GrassFishStudio·2024-03-01 15:28

数字信号处理基础----xilinx除法器IP使用

若直接在verilog代码中使用了乘法或者除法，其实最终对应到电路中，要么是采用大量的blockram来实现，要么是占用DSP资源。这种情
black_pigeon·2024-02-20 21:27

学习日志以及个人总结（12）

二维数组做函数的形参形式上://形参--数组形式，行数voidprintArray(inta[3][4],introw);实际上：voidprintArray(int(*a)[4],introw);//编译器的最终解释实参:printArray(a,row);//数组名行数inta[3][4]---inta[][4]int[4]a[]；输入设备---CPU---输出设备|V存储器总线--0101总
XUZHUOIXX·2024-02-20 19:26

学习日志以及个人总结（14）

getsputsstrlenstrcmp/strcnmpstrcat/strncatstrcmp/strncmpstrlenintStr_len(char*s){char*i=s;while(*s!='\0'){++s;}returns-i;}strcmpintStr_cmp(char*s1,char*s2){intret=0;while(*s1==*s2){++s1;++s2;if(*s1==0
XUZHUOIXX·2024-02-20 19:26

vivado DSP Block

Pre-AdderDynamicallyConfiguredFollowedbyMultiplierandPost-Adder(Verilog)Filename:dynpreaddmultadd.v//
cckkppll·2024-02-20 12:13

vivado Convergent Rounding (LSB CorrectionTechnique)

RoundingtoEven(Verilog)Filename:convergentRoundingEven.v//Convergentrounding(Even)Examplewhichmakesuseofpatterndete
cckkppll·2024-02-19 21:20

FPGA中一些基本概念原理的区分

一、wire型变量与reg变量在Verilog中，wire和reg是两种不同类型的变量，它们有着不同的特性和用途1.1wire变量wire变量用于连接模块中的输入、输出以及内部信号线。
长安er·2024-02-19 19:37

vivado FIR Filters

这种滤波器有几种可能的实现方式；一个例子是收缩滤波器在7系列DSP48E1Slice用户指南（UG479）中进行了描述，并在8抽头偶数中显示对称收缩FIR（Verilog）。
cckkppll·2024-02-19 19:05

基于FPGA的ECG信号滤波与心率计算verilog实现,包含testbench

目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述4.1ECG信号的特点与噪声4.2FPGA在ECG信号处理中的应用4.3ECG信号滤波原理4.4心率计算原理4.5FPGA在ECG信号处理中的优势5.算法完整程序工程1.算法运行效果图预览其RTL结构如下：2.算法运行软件版本vivado2019.23.部分核心程序............................
简简单单做算法·2024-02-19 19:07

FPGA中的模块调用与例化

目录一、模块调用与实例化1.1模块调用1.2模块实例化1.3Verilog例化语句及其用法1.3.1例化语句的基本格式1.3.2实例化三种不同的连接方法二、模块调用实例-全加器与半加器2.1半加器模块2.2
长安er·2024-02-19 10:45

05 状态机

状态机简介Verilog是硬件描述语言，它所生成的电路都是并行执行的，当需要按照流程或者步骤来完成某个功能时，可以使用多个if嵌套语句来实现，但是这样就增加了代码的复杂度，使得代码可读性差、维护困难，此时若通过状态机来控制程序流程即可解决这个问题
lf282481431·2024-02-19 10:41

06 分频器设计

另外一种方法是直接使用Verilog代码来实现分频。注意：使用Verilog代码分频得到的时钟信号尽量不要当做其他模块的输入时钟
lf282481431·2024-02-19 10:41

verilog有符号数使用方法简介

参考：https://www.cnblogs.com/yuandonghua/p/signed.htmlhttps://blog.csdn.net/a389085918/article/details/799156851有符号数定义有符号数的定义通过关键词signed实现，如果不使用signed则默认都为无符号数。定义2个8位的有符号的变量：regsigned[7:0]a;wiresigned[7
MmikerR·2024-02-19 10:31

m基于FPGA的RS+卷积级联编译码实现,RS用IP核实现,卷积用verilog实现,包含testbench测试文件

目录1.算法仿真效果2.算法涉及理论知识概要2.1卷积码编码2.2RS码编码2.3级联编码2.4解码过程3.Verilog核心程序4.完整算法代码文件获得1.算法仿真效果Vivado2019.2仿真结果如下
我爱C编程·2024-02-15 04:40

第3.2讲学习日志

【向成功人士学精时力课·第3.2讲学习日志】这是2019年3月19日“崔律精时力之成功人士精时力”系列课第3.2讲（晨间六部曲）的学习日志。
孔雀勇士·2024-02-15 04:44

学习日志-3.3 嗅觉：榴梿是香的还是臭的？-20210203

【精时力学习日志】本训练营：每天一点大脑课今日主题：3-3嗅觉：榴梿是香的还是臭的？
幻雪美美哒·2024-02-15 01:01

学习日志

1.线性表的排序中的冒泡排序法，快速排序法，简单插入排序法和简单选择排序法在最坏情况下都是需要进行n(n-1)/2次比较。希尔排序是n的r次方(1
ss毅·2024-02-14 12:55

学习日志-第6课 服务的行为-20200421

【精时力学习日志·勇士版】本训练营：阅读营·预热周本周书籍：《赞赏的5种语言》学习日期：2020年4月21日（复习：服务的行为）1.[复盘]我在课程中的收获：1.1温故（1）复盘怎么写？崔律有妙招。
幻雪美美哒·2024-02-14 11:28

2021-08-28【精时力学习日志】

【精时力学习日志】本训练营：第3期梦想营(2021年)今日主题：2-6本周复盘&答疑课学习日期：2021年8月28日1、[收获1]本周我在梦想学习方面的收获：1.1知识点：1.1.1本营的重要前提（预防异议
echo_41cd·2024-02-14 11:42

17 ABCD数码管显示与动态扫描原理

1.3单个数码管发光的LUT（lookuptable）2.数码管显示与动态扫描逻辑建模3.数码管显示与动态扫描的Verilog实现3.1不完善的设计代码版本1.设
Dale_e·2024-02-14 07:37

计算机组成原理 1 概论

◼存储器及层次存储系统◼指令系统◼CPU功能、组成和运行原理◼流水线◼系统总线◼输入输出系前置知识C语言程序设计数值逻辑：组合电路、同步电路概念、寄存器传输、有限状态机汇编语言程序设计：能看懂指令即可Verilog
Sanchez·J·2024-02-14 06:14

学习日志-早起营2.4 日间小睡-20200421

【精时力学习日志】本训练营：早起营（4月版）今日主题：2-4日间小睡学习日期：2020年4月21日（学优版）1.
幻雪美美哒·2024-02-14 05:31

verilog $*命令

1、$display,$write，$fdisplay，$fopen，$fclose用于信息的显示和输出。其中，%b或%B二进制%o或%O八进制%d或%D十进制%h或%H十六进制%e或%E实数%c或%C字符%s或%S字符串%v或%V信号强度%t或%T时间%m或%M层次实例\n换行\t制表符\\反斜杠\\"引号”\%%百分号%调用方式：eg：$display("%b+%b=%b",a,b,sum);
li_li_li_1202·2024-02-13 20:09

Stein算法求最大公约数 verilog实现

Stein算法求最大公约数verilog实现实然想写写博客，最近在学verilog。然后就想记录一下算法步骤：1、先装载A和B的值，C初始值设为1。
因蕃·2024-02-13 17:41

学习日志-13.4 目标与计划-20190718

【100天崔律阅读营·Day87-13.4日志】这是2019年7月18日“100天崔律阅读营”之“趣味30岁主题·《30岁，请痴迷于梦想》13.4目标与计划”的学习日志。
幻雪美美哒·2024-02-13 16:10

Verilog刷题笔记29

题目：Createa100-bitbinaryripple-carryadderbyinstantiating100fulladders.Theadderaddstwo100-bitnumbersandacarry-intoproducea100-bitsumandcarryout.Toencourageyoutoactuallyinstantiatefulladders,alsooutputth
十六追梦记·2024-02-13 15:39

Verilog刷题笔记8

题目：Thisproblemissimilartothepreviousone(module).Youaregivenamodulenamedthathas2outputsand4inputs,inthatorder.Youmustconnectthe6portsbypositiontoyourtop-levelmodule’sports,,,,,and,inthatorder.mod_aout1
十六追梦记·2024-02-13 15:08

Verilog刷题笔记9

题目：Thisproblemissimilartomodule.Youaregivenamodulenamedthathas2outputsand4inputs,insomeorder.Youmustconnectthe6portsbynametoyourtop-levelmodule’sports:mod_a我的解法：moduletop_module(inputa,inputb,inputc,i
十六追梦记·2024-02-13 15:08

Verilog刷题笔记10

题目：Youaregivenamodulewithtwoinputsandoneoutput(thatimplementsaDflip-flop).Instantiatethreeofthem,thenchainthemtogethertomakeashiftregisteroflength3.Theportneedstobeconnectedtoallinstances.my_dffclkThe
十六追梦记·2024-02-13 15:08

Verilog刷题笔记24

题目：Veriloghasaternaryconditionaloperator(?:)muchlikeC:(condition?
十六追梦记·2024-02-13 15:08

Verilog刷题笔记2

题目：Buildacombinationalcircuitwithfourinputs,in[3:0].Thereare3outputs:out_and:outputofa4-inputANDgate.out_or:outputofa4-inputORgate.out_xor:outputofa4-inputXORgate.ToreviewtheAND,OR,andXORoperators,see
十六追梦记·2024-02-13 15:38

Verilog刷题笔记3

题目：ABitofPracticeGivenseveralinputvectors,concatenatethemtogetherthensplitthemupintoseveraloutputvectors.Therearesix5-bitinputvectors:a,b,c,d,e,andf,foratotalof30bitsofinput.Therearefour8-bitoutputvec
十六追梦记·2024-02-13 15:38

Verilog刷题笔记5

题目：ABitofPracticeOnecommonplacetoseeareplicationoperatoriswhensign-extendingasmallernumbertoalargerone,whilepreservingitssignedvalue.Thisisdonebyreplicatingthesignbit(themostsignificantbit)ofthesmalle
十六追梦记·2024-02-13 15:38

verilog刷题笔记002

对于HDLBitsExams/ece2412013q4题标答是从有限状态机入手，分析电路状态的转换以及输出与状态的关系，然后写出驱动方程和状态方程并以此编写描述语言，代码如下：moduletop_module(inputclk,inputreset,input[3:1]s,outputregfr3,outputregfr2,outputregfr1,outputregdfr);//Givestat
xiaobaibaizzf·2024-02-13 15:08

verilog刷题笔记007

Fsmhdlc题状态转换图moduletop_module(inputclk,inputreset,//Synchronousresetinputin,outputdisc,outputflag,outputerr);reg[3:0]state;reg[3:0]next_state;always@(*)begincase(state)0:next_state=in?1:0;1:next_state
xiaobaibaizzf·2024-02-13 15:08

verilog刷题笔记

veriloglanguageAdder100i（100位加法器）moduletop_module(input[99:0]a,b,inputcin,output[99:0]cout,output[99:
Susiekejia·2024-02-13 15:08

Verilog刷题笔记30

题目：YouareprovidedwithaBCDone-digitaddernamedbcd_faddthataddstwoBCDdigitsandcarry-in,andproducesasumandcarry-out.解题：moduletop_module(input[399:0]a,b,inputcin,outputcout,output[399:0]sum);reg[99:0]cined
十六追梦记·2024-02-13 15:37

HDLBits_Verilog刷题笔记Verilog Language Basics（一）

前言这个刷题笔记是给自己复习巩固用的，包括自己在刷题的时候遇到的问题，思考，以及看了一些大佬的笔记和答案进行整理和扩充。git开源solutionshttps://github.com/viduraakalanka/HDL-Bits-Solutionsb站up脱发秘籍搬运工，呜呜这个up不管我学什么都有教程，永远也逃不开脱发的世界~https://space.bilibili.com/318808
cascleright1·2024-02-13 15:37
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