Zynq(ARM+FPGA)

内存与cache一致性问题

使用XilinxSDK对Zynq的PCIE，SRIO等高速接口进行调试的过程中，经常会涉及到DMA对DDR数据的读写，此时就会引入会引入cache一致性问题。
LittleFanMan·2019-06-02 18:13

Zynq-7000系列之linux开发学习笔记：PS和PL端的GPIO使用（三）

开发板：Zynq7030数据采集板PC平台：Ubuntu-18.04+MobaXterm开发环境：XilinxVivado+SDK-18.3学习目标：PS通过EMIO、AXI_GPIO口来控制PL端LED
Claudedy·2019-05-28 17:55

Zynq-7000系列之linux开发学习笔记：HelloWorld（二）

开发板：Zynq7030数据采集板PC平台：Ubuntu-18.04+MobaXterm开发环境：XilinxVivado+SDK-18.3学习目标：Zynq7030数据采集板通过串口输出“HelloWorld
Claudedy·2019-05-27 22:00

Zynq-7000系列之linux开发学习笔记：开发前准备（一）

A：1、因为某些机会，和一个朋友一起做了块基于Zynq7030的数据采集板。在我们做了相关硬件测试后，板子先在我们手上，就心血来潮想着在这块板子上面做做开发，可以多提升嵌入式的技能。
Claudedy·2019-05-27 10:45

用LUT来搭建乘法器

比如在zynq7000器件中，DSP资源就较少，神经网络的性能就无法得到提升。利用xilinx器件中LUT的结构特征，设计出的乘法器不但能灵活适应数据位宽，而且能最大限度降低LUT资源使用。
apple^?·2019-05-25 22:54

【FPGA】Xilinx_ZYNQ7Z020——11.固化程序

文章目录11.固化程序工程建立生成FSBL创建BOOT文件SD卡启动测试QSPI启动测试Vivado下烧写QSPI使用批处理文件快速烧写QSPI11.固化程序本实验选择VDMA测试工程来固化，在建立VDMA测试工程时，我们没有使能QSPI和SD卡，要固化程序必须使能QSPI或SD工程建立生成FSBLFSBL是一个二级引导程序，完成MIO的分配、DDR控制器初始化、SD、QSPI控制器初始化，配置F
xyz_·2019-05-22 16:30

树莓派上手基本配置流程与心得体会

数字）、STM32（ST公司的M系列32位处理芯片，已经可以满足大部分控制需求）、FPGA（可编程逻辑门阵列，说通俗点就是利用一堆逻辑器件，你可以自己搭硬件，所以运行速度快，但实现复杂的算法很困难）、ZYNQ
ESCracker·2019-05-22 10:37

【FPGA】Xilinx_ZYNQ7Z020——8. 以太网实验（ LWIP）

自带的LWIP模板进行千兆以太网TCP通信LWIP虽然是轻量级协议栈，但如果从来没有使用过，使用起来会有一定的困难，建议先熟悉LWIP的相关知识工程建立新建一个“net_testvivado工作，添加ZYNQ
xyz_·2019-05-21 21:26

【FPGA】Xilinx_ZYNQ7Z020——5. PS和PL简单结合

文章目录5.PS和PL简单结合创建工程XDC文件约束PL管脚下载调试5.PS和PL简单结合使用zynq最大的疑问就是如何把PS和PL结合起来使用，在其他的SOC芯片中一般都会有GPIO本实验使用一个AXIGPIO
xyz_·2019-05-21 15:25

【FPGA】Xilinx_ZYNQ7Z020——4. PS初体验

PS初体验创建IP核体验ARM工程PL对应逻辑电路部分，PS对应ARM核部分本节使用ARM传输字符串到计算机上创建工程CreateProjectProjectNameRTLProject选择芯片之类的zynq7000
xyz_·2019-05-21 10:27

ZYNQ7000 #4 - Linux环境下使用AXI-DMA读取PL外接ADC

该篇文章是上一篇博客（https://blog.csdn.net/sements/article/details/90230188）的实际应用版本。在上篇中我们只是在PL端搭建了一个简单的AXI-DMA回环数据流进行测试，在该篇博客中，我们将实际的使用AXI-DMA这个IP核，使用xilinx_axidma库对一个挂载在PL端的ADC（AD7606，黑金的拓展子卡称为AN706）使用DMA进行数据
里先森·2019-05-20 23:44

ZYNQ7000 #3 - Linux环境下在用户空间使用AXI-DMA进行传输

本文使用Petalinux搭建相关linux环境，在vivado中搭建了一个简单的PS->AXI-DMA->AXI-FIFO->AXI-DMA->PS的测试环路。使用了国外开源的xilinx_axidma操作库，完成了用户空间上的AXI-DMA传输。使用库相对来说更加方便容易上手，不需要过多的了解linux设备驱动中如何调用DMA进行传输目录0-引言1-准备工作2-建立petalinux工程3-配
里先森·2019-05-15 11:44

ZYNQ Cache问题的解决方法

ZynqCache问题的解决方法-Kevin_HeYongyuan-博客园https://www.cnblogs.com/kevin-heyongyuan/articles/7738552.html在进行
没落骑士·2019-05-14 10:00

ZYNQ 千兆以太网 学习

开发板上提供一个千兆以太网传输接口，Zynq-7000SoC的PS部分包含了两个千兆以太网MAC层硬件控制器，与PSMAC相连的物理层传输芯片采用的是RealtekRTL8211E-VL。
gzy0506·2019-05-13 15:19

Z-Turn(ZYNQ)板卡移植petalinux操作系统

一、安装petalinux1.安装虚拟机，在虚拟机里安装linux系统（ubuntu16.04）虚拟机里磁盘尽量预留多一点，建议60G以上，我的是80G建议安装VMwareTools虚拟机开发工具：vivado2017.4(Windows)+petalinux2017.1(Linux)(1)更新apt-get（更换源，可选，加速用）在linux系统中打开/etc/apt目录下找到sources.l
Edward-Bao·2019-04-29 18:16

Z-Turn(ZYNQ)板卡移植petalinux操作系统

一、安装petalinux1.安装虚拟机，在虚拟机里安装linux系统（ubuntu16.04）虚拟机里磁盘尽量预留多一点，建议60G以上，我的是80G建议安装VMwareTools虚拟机开发工具：vivado2017.4(Windows)+petalinux2017.1(Linux)(1)更新apt-get（更换源，可选，加速用）在linux系统中打开/etc/apt目录下找到sources.l
Edward-Bao·2019-04-29 18:16

XILINX HLS + Vivado + SDK实现通过AXI-Master协议从ARM(PS)传输数组到FPGA(PL)端RAM

XILINXHLS+Vivado+SDK实现自定义IP通过AXI-Master协议从ARM(PS)传输数组到FPGA(PL)端RAM简介最近在使用XILINXZYNQ的Soc板子做卷积神经网络（CNN）
Alex-Leung·2019-04-19 23:22

Zynq中lwip“自动协商失败（Auto negotiation error）”的解决办法

博主今天在将lwIP以太网程序移植到RedPitaya（火龙果）开发板上时，发现了一个问题。我们一般都会使用SDK自带的“lwIPEchoServer”例程测试以太网硬件是否正确。然而在Redpitaya开发板上测试时出现了“自动协商失败（Autonegotiationerror）”的问题，如下图。或者自动协商完成了，但以太网链路速度检测错误，如“autonegotiationcomplete;l
FPGADesigner·2019-04-07 17:19

ZYNQ7000 #1 - PL端模拟HDMI信号输出环境下的Linux界面显示

目录0-前言1-petalinux工程的建立与配置2-将解码驱动配置到linux内核中3-petalinux配置linux内核4-修改设备树5-编译打包6-文件修改X-附录问题0-前言在前面的文章里（ZYNQ7000
里先森·2019-04-02 20:03

学会Zynq（29）SPI协议的理解与初步使用

本上介绍了Zynq中的SPI控制器。本文再系统总结下对SPI协议的理解，加强对其认识。最后再说明Zynq中如果配置和使用SPI控制器。
FPGADesigner·2019-04-01 20:16

学会Zynq（28）SPI控制器简介

本文简单介绍Zynq中的SPI控制器。本文将“master”称为“主机”；将“slave”称为“从机”；将“slaveslect”从机选择简称为SS。
FPGADesigner·2019-03-31 17:02

ZYNQ_PS读写PL资源

ZYNQ_PS读写PL资源_base_on_pynqZ2前言AXI总线寄存器模块硬件连接软件设计总结前言最近比较系统的学习了zynq，内容还是很多的，不过它的架构我还是很熟悉的，所以一些嵌入式知识很快就过了
今天没喝水·2019-03-31 17:04

学会Zynq（23）XADC报警功能与中断使用示例

上篇中我们简单了解了XADC和其基本使用方法，包括对片内温度和各种电源电压的测量。本文我们将学习XADC的报警功能和中断的使用方法。程序中我们设置温度和VCCPAUX的上、下报警阈值。当超出这个范围时，便进入中断进行报警提示。SDK程序设计由于要使用中断系统，我们翻出两个“老伙计”，第14篇中的sys_intr.h和sys_intr.c。将GIC初始化和串口中断初始化分开，这样当设计中有多个中断源
FPGADesigner·2019-03-30 18:33

学会Zynq（26）UART轮询（poll）模式示例

Zynq中的UART支持轮询和中断驱动两种模式。
FPGADesigner·2019-03-28 20:31

学会Zynq（25）UART的基本使用方法

上文对Zynq中的UART控制器做了简单介绍。从本文开始将以实例的方式详细讲述UART的各种使用方法。
FPGADesigner·2019-03-27 19:00

Shell 流水灯 - Alinx Zynq 7010

#!/bin/bashLED_NUM=6aLED_base=(906919898899900901)##exportallled#echo"exportallled"index=0while((${index}/sys/class/gpio/exportlet"index++"done##setallgpio-ledpindirectionout#echo"setallgpio-ledpindir
里先森·2019-03-25 11:32

学会Zynq（20）TCP echo服务器（接收回调）

SDK程序设计让Zynq工作在TCPserver
FPGADesigner·2019-03-24 15:26

学会Zynq（18）TCP发送Hello World（client模式）

TCP的工作机制比UDP要复杂的多。本文介绍用TCP发送“HelloWorld”的实例，讨论程序设计中几个关键的问题。本文撰写思路假设您已经阅读了本系列前几篇与lwIP、UDP相关的文章，重复性语言不过多描述。本文TCP工作在client模式。TCP内容较多，后面的文章会逐步深入介绍。SDK程序设计按照前文方法，新建工程后启用lwIP1.4.1库，其余配置都保持默认即可（使用RAWAPI）。使用l
FPGADesigner·2019-03-24 12:52

学会Zynq（16）UDP echo服务器（接收回调）

前两篇我们学习了UDP的发送，本文学习如何处理接收数据。lwIP为UDP接收提供了回调机制，学会回调机制的使用可以为学习更复杂的TCP回调打下基础。本文使用UDP设计一个echo服务器，开发板将来自所有IP地址和端口的数据原路发送回去，功能和SDK提供的“lwipechoserver”例程一样，只不过例程使用的是TCP协议。SDK程序设计主要差别体现在user_udp.c文件中，比起前两篇的设计甚
FPGADesigner·2019-03-22 21:59

学会Zynq（13）lwIP官方应用程序示例

XAPP1026中记录一些lwIP的应用程序示例和性能测试情况，不过提供的示例工程都是在几个Xilinx的官方板子中跑的。可能很多学生没有机会碰到这些板子。。。另外这份应用笔记使用的SDK2014.3版本也比较老，那个版本lwip还没有直接集成到SDK中。本文将这份笔记其中比较有用的代码编写思路和性能测试结果部分摘取出来。1.硬件系统这个表是几个开发板上搭建的硬件系统。纯FPGA使用的处理器是软核
FPGADesigner·2019-03-20 15:40

学会Zynq（12）lwIP 1.4.1库的配置与使用

lwIP概述lwIP是一个用于嵌入式系统的开源TCP/IP协议集，是一套可以独立运行的栈，无需依赖操作系统，但也可以与操作系统同时使用。lwIP提供了两套API（术语为A05PI），供用户选择：RAWAPI：直接访问核心的lwIP栈；SocketAPI：通过BSDsocket风格的接口访问lwIP栈。基于lwIP1.4.1库版本，SDK提供了相应适配的库，称作lwip141_v1_x。这个库为Et
FPGADesigner·2019-03-20 15:25

编译 arm 版本 protobuf

文章目录准备下载编译参考本文翻译自https://assil.me/2017/10/21/cross-compile-protobuf-arm-zynq.html，略有修改。
疯疯癫癫·2019-03-19 21:34

Xilinx-Zynq Linux内核源码编译过程

本文内容依据http://www.wiki.xilinx.com网址编写，编译所用操作系统为ubuntu141.交叉编译环境的安装配置1)http://www.wiki.xilinx.com/Install+Xilinx+Tools2.uboot的编译1)下载uboot源代码下载uboot源代码，务必要下载tar.gz格式的文件，地址：https://github.com/Xilinx/u-boo
白马青衫等风来·2019-03-18 17:37

嵌入ARM硬核的FPGA

有需要资料的可以加我：腾讯QQ3249838614目前，在FPGA上嵌入ARM硬核的包括Xilinx的zynq系列以及Intel的CYCLONEV系列。
weixin_42976659·2019-03-11 15:53

Zynq学习笔记三之zynq_axi4_lite从机编写(gpio)

定义了reg0(数据寄存器),reg1（控制寄存器）,reg2（输入/输出）`timescale1ns/1psmoduleaxi_gpio_my(inputS_AXI_ACLK,inputS_AXI_ARESETN,inout[3:0]gpio,//ARchannelinputS_AXI_ARVALID,outputS_AXI_ARREADY,input[4-1:0]S_AXI_ARADDR,in
被选召的孩子·2019-03-11 15:34

Zynq学习笔记二之zynq_axi4_lite从机编写

//注意：1,axi_lite是一个字符一个字符传输；2，保证先锁地址再写数据moduledut_axi_lite_slave#(parameterintegerC_S_AXI_DATA_WIDTH=32，parameterintegerC_S_AXI_ADD_WIDTH=6)(//时钟和复位信号inputwireS_AXI_ACLK,inputwireS_AXI_ARESETN,//写地址通道i
被选召的孩子·2019-03-11 09:54

ZYNQ进阶之路6--自定义AXI4 IP打包（PWM）

在之前的章节中我们讲有PL的一些单独教程，但后面我们会涉及到PS和PL协同工作的教程，这必然涉及到PS与PL的通讯，在ZYNQ中PS和PL的通讯大多是通过AXI-4总线实现的，AXI总线是ARM1996
鹏哥DIY·2019-03-04 00:41

zynq Linux程序开发

开发环境：vivado2018.2、PetaLinux2018.2程序框架：具体步骤：1.打开vivado2018.2软件2.点击CreateProject3.输入工程名和工程路径（注意：工程路径中不要有空格，否则后续SDK会无法导入硬件描述文件）4.选择RTL工程，下方选项不勾选。5.选择Verilog语言，不添加文件，一直点击Next6.直接点击boards，选择对应的开发板7.打开一个新项目
DSP小胖·2019-02-27 13:30

Zynq学习笔记之zynq_AXI4_Lite总线详解

1.1AXI总线概述在ZYNQ中支持三种AXI总线，拥有三种AXI接口，当然用的都是AXI协议。其中三种AXI总线分别为：AXI4：(Forhigh-performancememor
被选召的孩子·2019-02-25 14:37

Zynqnet(五) fpga_top解析（一）

论文地址：https://github.com/dgschwend/zynqnet/blob/master/zynqnet_report.pdf项目地址：https://github.com/dgschwend
crazyeden·2019-02-01 11:51

PYNQ学习笔记一：使用MicroBlaze做协处理器驱动传感器模块

MicroBlaze二、为MicroBlaze编写程序1.在Vivado建立baseOverlay2.用SDK编写程序3.将elf文件转为bin文件4.为程序编写python库前言PYNQ项目是一个支持XilinxZynq
ACup_Lab·2019-01-31 11:05

QEMU 3.1.0 新特性一览

个开发者中新加载1900个补丁新特征包括如下：ARM：新支持microbit一个XilinxVersal机器模型新支持ARMv6M以及Cortex-M0CPU架构新支持Cortex-A72CPU对xlnx-zynqmp
FP·2019-01-24 07:37

关于fpga、arm与动态更新

https://blog.csdn.net/vinnie__/article/details/52829874关于zynq(集成了arm的xilinxfpga)，纯PL编程https://blog.csdn.net
budianshishei·2019-01-01 23:50

移植lua5.3.5到到FreeRTOS，并在赛灵思(Xilinx)ZYNQ SOC上运行

2018年的尾巴，第一次写博客，记录自己做的一点东西，希望2019年有一个好的开始。开发环境：XilinxSDK17.4操作系统：FreeRTOS1.将lua源码编译为静态链接库(1)在XilinxSDKIDE中新建一个静态链接库工程(2)在新建的静态链接库工程中添加lua源码，编译得到lua静态链接库。2.更改lua源码适应FreeRTOS文件系统(1)在lua中加载lua脚本是基于标准的C语言
踏雪@无痕·2018-12-31 20:38

zcu102_2_PS端使用UART通信

UART的设置本文档继承zcu102_1建立的工程，打开Vivado工程后，打开BlockDesign，双击zynq模块进入配置界面在PSUltraScale+BlockDesign页可以看到UART0
bt_·2018-12-27 19:30

zynq设备树编译出错--解决

/arch/arm/boot/dts/zynq-zed.dtsError:.
懷劍聽雨·2018-12-24 16:14

（一）ZYNQ + VIVADO 笔记：Hello World

第一部分前言今天开始米联课系列教程的学习，不知道为什么他们自己的官网（http://www.osrc.cn/forum.php?mod=viewthread&tid=1239&extra=page%3D1）上的视频播放不出来，但是程序包是有的，所以我是在腾讯视频和优酷视频上看的教程，这是链接http://v.qq.com/vplus/ba9331b3ac429787def1e7c7ee68744c
凯旋勃兰登堡·2018-12-16 22:08

优化等级与运行效率

简介探讨优化等级与运行效率关系.简单加法运算测试平台STM32F407(时钟168MHz)Zynq7z020(单核)[email protected]测试核心代码::voidadd
如若明镜·2018-12-12 23:36

一步步学习zynq软硬件协同开发（AX7010/20）【FPGA篇】：FPGA控制流水灯及verilog基本语法学习

一、实验环境及目的板卡：AX7010Vivado版本：2017.1开发机：I74.2GHZ8GBWIN10_X64参考文档：《ALINX黑金ZYNQ7000开发平台配套教程》实验目的：掌握ZYNQPL端的开发流程
漫步的风暴·2018-12-01 15:38

ZYNQ7020_双核例程

ZYNQ7000有16个SGI；使能SGI需要写中断号到ICDSGIR寄存器并指明目标CPU。清中断可以读ICCIAR(Int
Chi_Hong·2018-11-29 17:03
上一页 46 47 48 49 50 51 52 53 下一页
按字母分类： ABCDEFGHIJKLMNOPQRSTUVWXYZ其他