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初探verilog
Verilog
inout 端口使用和仿真
inout端口是
Verilog
中一种特殊的端口类型，它可以实现双向的数据传输，既可以作为输入，也可以作为输出。inout端口通常用于实现管脚复用、三态缓冲器、总线驱动等功能。
飞多学堂
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2023-12-30 16:33
FPGA
fpga开发
vivado-vscode 新手使用说明 -
verilog
vscode常用插件下图所示为常用插件，可根据需要安装vscode生成例化/testbench文件安装插件
verilog
-testbe
swang_shan
·
2023-12-30 16:48
Vivado
vscode
fpga开发
ide
【ArkTS入门】ArkTS开发
初探
：语言特点和开发特点
什么是ArkTS？ArkTS是一个为鸿蒙组件而生的框架，语法亲人好用。基于TypeScript，ArkTS拓展了声明式UI、状态管理等的能力，从本质上来讲，是TypeScript的扩展，主要服务于前端。ArkTS的开发可以满足“一次开发，多端部署”的需求，真正应用于华为全生态链。而且ArkTS支持低代码开发，让“人人都是开发者”的理念得以实现。什么是声明式UI？声明式UI是一种以声明方式定义用户界
城主_全栈开发
·
2023-12-30 16:14
前端
HarmonyOS
harmonyos
ArkTS
Verilog
HDL 初步学习
Verilog
HDL初步学习程序模块结构1.模块端口定义2.模块内容i/o说明，信号类型说明，功能描述模块端口定义用来声明设计电路模块输入输出端口module模块名（端口1，端口2.，。。。）
为暗香来
·
2023-12-30 10:52
中学语文课外阅读
初探
摘要：课外阅读在中学语文教学中是一个必不可少的组成部分，它对于扩大学生的知识面，提高学生的语文素养有着重要的意义。我所任教的农村初中学生课外阅读的现状不容乐观。这里面既有客观的条件和环境的制约，也存在着主观方面的因素。如何改变这一现状呢？激发学生课外阅读的兴趣是学生好读书，读好书的关键。作为语文老师就应该竭尽所能，充分利用一切外部条件改善客观条件，增加学生阅读信息，为中学生的课外阅读提供一个良好的
灿若云霞
·
2023-12-30 07:29
开源
verilog
模拟 i
verilog
verilator +gtkwave仿真及一点区别
开源的i
verilog
verilator和商业软件动不动几G几十G相比，体积小的几乎可以忽略不计。两个都比较好用，各有优势。i
verilog
兼容性好。verilator速度快。
yvee
·
2023-12-30 01:58
fpga开发
第一章 Linux
初探
第一章Linux
初探
1、Linux是什么？2、Linux的诞生3、常见Linux发行版4、我们选择哪个发行版？5、选择安装CentOS的哪个版本？
段子子
·
2023-12-30 01:45
学习
linux
数据库
【路科V0】system
Verilog
基础5——数组声明与数组操作
数组声明非组合型（unpacked）特点：消耗更多的存储空间，但是更易于查找元素对于
Verilog
，数组经常会被用来做数据存储，例如reg[15:0]RAM[0:4095];//存储数组SV将
Verilog
桐桐花
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2023-12-29 21:10
数字验证
数字验证
systemVerilog
AIGC
初探
：提示工程 Prompt Engineering
简介提升工程是什么提示工程（PromptEngineering）是人工智能领域中的一个概念，特别是在自然语言处理（NLP）领域中。它是一种通过设计和优化输入提示来提高AI模型表现的方法。对于基于转换器的大型语言模型（如OpenAI的GPT系列），输入提示在提高模型理解、回答问题、生成有用输出等方面具有关键作用。简单来说，提示工程就是研究如何构建更好的问题或指令，从而引导AI模型生成更有价值的回答。
_三石_
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2023-12-29 14:58
AIGC
AIGC
prompt
萧红的漂泊与追求4
第四章：爷爷的后花园文/弧度度祖父的后花园，是萧红童年时期的快乐源泉；祖父的后花园，隐藏着小女孩人之
初探
索的奥秘；祖父的后花园，是为小女孩遮风挡雨的温馨港湾。
弧度度11
·
2023-12-29 08:25
Golang通脉之并发
初探
并发是编程里面一个非常重要的概念，Go语言在语言层面天生支持并发。并发与并行并发：同一时间段内执行多个任务。并行：同一时刻执行多个任务，有时间上的重叠。image进程、线程、协程进程(Process)，线程(Thread)，协程(Coroutine，也叫轻量级线程)进程：是一个程序在一个数据集中的一次动态执行过程，可以简单理解为“正在执行的程序”，它是CPU资源分配和调度的独立单位。进程一般由程序
drunkery
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2023-12-29 05:29
Verilog
中`define、parameter、localparam三者的区别及举例
1、概述define：作用->常用于定义常量可以跨模块、跨文件;范围->整个工程;parameter：作用->常用于模块间参数传递;范围->本module内有效的定义;localparam作用->常用于状态机的参数定义;范围->本module内有效的定义，不可用于参数传递2、应用举例(1)define概念：可以跨模块的定义，写在模块名称上面，在整个设计工程都有效。一旦define指令被编译，其在整
小生不是书呆子
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2023-12-29 01:34
FPGA
fpga/cpld
经验分享
其他
FPGA - 231227 - 5CSEMA5F31C6 - 电子万年历
TAG-FPGA、5CSEMA5F31C6、电子万年历、
Verilog
FPGA、5CSEMA5F31C6、电子万年历、
Verilog
FPGA、5CSEMA5F31C6、电子万年历、
Verilog
顶层模块
乐意奥AI
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2023-12-29 01:58
FPGA
fpga
verilog
rs232串口模块
前面发了个发送模块，这次补齐，完整。串口计数器，波特率适配uart_clk.vmoduleuart_clk(inputwireclk,inputwirerst_n,inputwiretx_clk_en,inputwirerx_clk_en,inputwire[1:0]baud_sel,outputwiretx_clk,outputwirerx_clk);localparamOSC=50_000_0
yvee
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2023-12-29 00:08
fpga开发
FPGA-
Verilog
仿真可视化
DigitalJS是一个基于JavaScript实现的开源数字电路模拟器，旨在模拟由硬件设计工具（如Yosys）合成的电路。由弗罗茨瓦夫大学的MarekMaterzok开发，源文件托管于Github上。DigitalJS的开源网址如下：https://github.com/tilk/digitaljs下面这个网址：http://digitaljs.tilk.eu/，提供了一个DigitalJS的在
ltqshs
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2023-12-28 19:44
FPGA
fpga开发
iOS-内存管理分析（下）
1自动释放池
初探
在我们的demo工程的main文件代码如下#importintmain(intargc,constchar*argv[]){@autoreleasepool{NSLog(@"Hello,
似水流年_9ebe
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2023-12-28 01:26
Verilog
置换处理脚本
文章目录一、介绍二、脚本一、介绍在
Verilog
中的置换处理，为将一个数据的数据位按照某种规则进行重新排列。
暴风雨中的白杨
·
2023-12-27 23:58
脚本工具
python
verilog
Verilog
系统任务$random
一、系统任务$random$random是
Verilog
提供的一个随机数生成系统任务，调用该任务后，将会返回一个32bit的integer类型的有符号的值。
暴风雨中的白杨
·
2023-12-27 23:58
FPGA
FPGA
Verilog
数字逻辑实验之BCD码转余三码
【实验目的】掌握组合逻辑电路的设计方法；熟悉Vivado2014集成开发环境和
Verilog
编程语言；掌握BCD码转余三码电路的设计与实现。【实验环境】FPGA虚拟仿真平台。
飞扬2024
·
2023-12-27 23:44
数字逻辑
fpga开发
算法
经验分享
逻辑回归
数字逻辑实验之利用D触发器，设计并实现三位扭环计数器
【实验要求】：采用Moore（摩尔型）电路，利用D触发器，设计并实现三位扭环计数器并用
Verilog
编程语言写出其代码。
飞扬2024
·
2023-12-27 23:13
数字逻辑
fpga开发
算法
经验分享
数字逻辑实验之一位全加器的设计与实现
【实验目的】掌握组合逻辑电路的设计方法；熟悉Vivado2014集成开发环境和
Verilog
编程语言，掌握1位半加器电路的设计与实现。
飞扬2024
·
2023-12-27 23:13
数字逻辑
算法
经验分享
「
Verilog
学习笔记」超前进位加法器
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网超前进位加法器的实质是：对于输出的每一位Si其实都可以用Si=Ai^Bi^Cin来表示我们需要做的只是判断加法结果的最高位该取几例如本题中输入的两个数
KS〔学IC版〕
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2023-12-27 18:59
Verilog学习笔记
学习
笔记
fpga开发
Verilog
「
Verilog
学习笔记」状态机与时钟分频
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网状态机写法`timescale1ns/1nsmodulehuawei7(inputwireclk,inputwirerst
KS〔学IC版〕
·
2023-12-27 18:29
Verilog学习笔记
学习
笔记
fpga开发
Verilog
初探
要事第一
近期，对于哥哥“嗜书成性”，我非常苦恼，每天大量的阅读时间耽误了其他的学习时间，比如作业要提醒要吼着才去做，体育锻炼也不行动了，到户外活动更不能出行了……摸摸额头，绞尽脑汁的想办法，如何能让这些该做的是都能合理安排顺利完成？想起了《高效能人士人士的七个习惯》以及《番茄工作法图解》，接着跟孩子一起把每天需要完成的任务写出来。分成重要必须先完成和重要可缓一缓完成并且标注完成时间，实施几天，有点效果，但
白云松松
·
2023-12-27 15:21
Verilog
HDL 行为级建模: 单片机设计
在单片机设计中，
Verilog
HDL（HardwareDescriptionLanguage）被广泛用于行为级建模，以描述和验证单片机的功能和行为。本文将介绍如何使用
Verilog
HDL
UoEmacs_Lisp
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2023-12-27 11:13
单片机
fpga开发
mongodb
Verilog
HDL基础语法规则与单片机
Verilog
HDL是一种硬件描述语言，常用于设计和模拟数字电路。在本文中，我们将探讨
Verilog
HDL的基本语法规则，并结合单片机的实例来演示其应用。
UoEmacs_Lisp
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2023-12-27 11:12
单片机
fpga开发
嵌入式硬件
【System
Verilog
】 $cast动态强制类型转换
前言会经常用到$cast，但因为一直没理解透彻，每次使用都得现找内容再消化。今天自己重新总结整理一下。强制类型转换我们可以使用强制类型转换操作符（'）来改变一个表达式的数据类型。需要进行强制类型转换的表达式必须包含在圆括号内，或者必须包含在串联或复制花括号内，并且它们必须是自决的。int'(2.0*3.0);shortint'{8'hFA,8'hCE};如果将一个正的十进制数作为数据类型，那么这意
小邦是名小ICer
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2023-12-27 07:26
SV
开发语言
【System
Verilog
】SV 数据操作及数制转换（atohex）
记录几个比较常用的数据/字符串操作函数字符串函数：len（）functionintlen()：str.len()返回字符串的长度，也就是字符串中字符的数目（不包括任何终结字符）。如果str是""，那么str.len()返回0。putc()taskputc(inti,strings)taskputc(inti,bytec)str.putc(i,c)将str中的第i个字符替换成指定的integral值
小邦是名小ICer
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2023-12-27 07:56
SV
开发语言
【VCS】VCS 常用参数总结
在代码中使用了`ifdef编译指令2+mindelays器件延时使用sdf文件中的最小值(sdf文件中的时序(min:typ:max))3+maxdelays器件延时使用sdf文件中的最大值4–v导入库文件的
verilog
小邦是名小ICer
·
2023-12-27 07:56
开发语言
初探
大模型微调
目标：低成本微调大模型，拥有属于自己的AI助手。一切的一切，都得益于LoRA、QLoRA微调方法，没有A100一样可以微调大模型（用309024G显存微调70亿参数的baichuan绰绰有余，甚至参数量小一点的模型3060也能跑）。具体原理可以看论文，或者去看知乎上的总结，这里只谈怎么用。这里，有一个极其方便的大模型项目推荐：Github传送地址，打开即用，然后我在这个基础上做一些小小小改动。下面
指间理想
·
2023-12-26 23:09
人工智能
Quartus prim实现模块化电路设计，生成子电路元件并在Block Diagram File中调用的解决方案（关于FPGA的复杂工程设计的相关博客都会采用此方法）
新建工程新建BlockDiagramFile保存为顶层文件新建
Verilog
HDLFile文件(用来编写子模块电路代码)保存文件并命名文件调用元件设置端口属性
致力于研究如何把螺丝拧紧问题的资深专家
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2023-12-26 23:33
FPGA
数据库
fpga开发
开发语言
基于Quartus Prime平台从新建工程开始以
verilog
HDL File保存为顶层文件并采用例化模块的设计方法，RTL Viewer、Sgnal Tap Logic Analyzer的使用
一、顶层文件的建立会建工程的读者可以跳过子目录新建工程新建工程注意存储地址以及文件名不能出现中文（电脑用户名是中文且喜欢把文件放在桌面的可以注意一下这个地方）然后一直next，直到：也可以点击Finish把新建文件保存为顶层文件在弹出的：另存为窗口中，默认给出的名字，点击保存顶层文件编写例化模块代码的基础语法二、RTLViewer的使用可以通过RTLViewer查看模块间的连接情况以及各个端口的数
致力于研究如何把螺丝拧紧问题的资深专家
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2023-12-26 23:02
fpga开发
Verilog
-程序设计语句-三种建模方式
程序设计语句数据流建模显式连续赋值语句：;assign#=Assignmentexpression;隐式连续赋值语句：#=assignmentexpression；ps.wire(strong0,weak1)[3:0]#(2,1,3)w=(a^b)&(m^n);//对于变量w：赋“0”值时的驱动强度较强，为strong：赋“1”值时的驱动强度较弱，为weak。比如，当0和1共同驱动变量w时，由于0
JoYER_cc
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2023-12-26 21:35
fpga
学习
在system
verilog
中使用断言（assert）进行复位检查
复位的验证不应该依赖于某个特定的case,应该贯穿验证的整个阶段。推荐使用断言进行复位检查。考虑以下场景：复位触发后，需要检查端口信号或内部关键信号是否被正确复位。首先用一个sequence检测复位,sequences_gp_rst_n;@(posedgegp_clk)!gp_rst_n##1gp_rst_n;endsequence##1：表示延时一种时钟周期然后使用sequence作为prope
月落乌啼霜满天@3760
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2023-12-26 19:55
IC验证
fpga开发
verilog
通过DPI-C调用C 流水灯模拟
verilog
通过DPI-C调用C简单示例，verillator模拟ledloop.vmoduleledloop(inputwireclk,outputwire[3:0]LED);reg[31:0]cnt
yvee
·
2023-12-26 09:10
fpga
fpga开发
c语言
Verilog
14: 阻塞和非阻塞赋值的异同
verilog
的层次化事件队列仿真器在解析和处理
Verilog
模块时其执行流程如下:动态事件队列(下列事件执行顺序可任意安排)阻塞赋值计算非阻塞赋值语句右边的表达式连续赋值执行$display命令计算原语的输入和输出的变化停止运行的事件队列
qq_36525177
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2023-12-26 09:37
fpga开发
fpga
verilog
rs232 发送模块实现
RS-232是一种串行通信协议，用于在计算机和其他外部设备之间进行数据传输。RS-232定义了电气特性、信号级别、机械特性和传输速率等规范，为串行通信提供了一种标准化的接口。RS-232通常使用DB9连接器，用于传输和接收数据、控制信号以及地线连接。但除了235脚其它基本都省略了，一个发送一个接收还有个地。rs232是单端传输，还有485，422差分传输，485半双工，422全双工，原理差不多下面
yvee
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2023-12-26 09:36
fpga开发
「
Verilog
学习笔记」时钟切换
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulehuawei6(inputwireclk0,inputwireclk1
KS〔学IC版〕
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2023-12-26 09:35
Verilog学习笔记
学习
笔记
fpga开发
Verilog
SAP UI5 应用开发教程之五十四 - 如何将本地 SAP UI5 应用配置到本地 Fiori Launchpad 中
应用开发教程之一：HelloWorldSAPUI5应用开发教程之二：SAPUI5的引导过程BootstrapSAPUI5应用开发教程之三：开始接触第一个SAPUI5控件SAPUI5应用开发教程之四：XML视图
初探
JerryWang_汪子熙
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2023-12-26 06:20
不止 Android，Compose Multiplatform
初探
公众号：字节数组希望对你有所帮助在2021年的七月份，Google发布了JetpackCompose的1.0正式版本，这是一个适用于Android平台的声明式UI开发框架，可供开发者在生产环境中使用。到了十二月份，JetBrains也随之发布了适用于多个平台的声明式UI开发框架ComposeMultiplatform的1.0正式版本，意味着此时也适用于商业项目了既然ComposeMultiplat
头秃敲代码
·
2023-12-26 05:44
随记-SQLAlchemy ORM 梳理
关于旧版的使用以及其他信息请参考另一篇文章Flask
初探
七,这里就不过多赘述，直接进入主题。
DragonFangQy
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2023-12-26 03:58
Flask初探
Python
Flask
SQLAlchemy
ORM
PHP socket
初探
--- 关于IO的一些枯燥理论(二)
要想更好了解socket编程，有一个不可绕过的环节就是IO．在Linux中，一切皆文件．实际上要文件干啥？不就是读写么？所以，这句话本质就是”IO才是王道”．用php的fopen打开文件关闭文件读读写写，这叫本地文件IO．在socket编程中，本质就是网络IO．所以，在开始进一步的socket编程前，我们必须先从概念上认识好IO．如果到这里你还对IO没啥概念，那么我就通过几个词来给你一个大概的印象
Gundy_
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2023-12-26 02:28
区别心带来分离
2013年，我完成了本科毕业论文，论文标题就是《同性婚姻合法化的社会条件
初探
》。当时，我们课题组一共发放了1000份问卷，500份在各个学校发放，500份在人流量较大的商圈向不同年龄段的人群发放。
漫步的小马驹
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2023-12-26 02:16
Verilog
之小规模经典电路设计
verilog
语句执行顺序每个语句块，是事件(event)触发执行的主要分为连续赋值语句assign过程赋值语句always,initial(只执行一次)连续和过程之间是并行执行的，只要满足出发条件即可
Per_HR7
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2023-12-25 23:48
fpga开发
交通管理乱象深层
初探
《交通管理乱象深层
初探
》经常有交警或者是辅警，有大量的自媒体个人和某些少数团体，不无自豪的说，我们的交警是充满正能量牺牲巨大奉献特多的交警，是刚正不阿，拒社会不良现象污染和腐蚀的坚强队伍，看上去这些说法都是正能量满满
日头去私长翻转
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2023-12-25 22:09
什么是反应式编程（超详细说明），反应式编程和命令式编程的区别。如何使用Spring中的Reactor。Reactor中常用的操作。Mono和Flux。
文章目录一、反应式编程
初探
什么是反应式编程为什么需要反应式编程？
ZhaoSimonone
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2023-12-25 22:27
Spring
编程语言
java
reactor
spring
boot
【【IIC模块
Verilog
实现---用IIC协议从FPGA端读取E2PROM】】
IIC模块
Verilog
实现–用IIC协议从FPGA端读取E2PROM下面是design设计I2C_dri.vmoduleIIC_CONTROL#(parameterSLAVE_ADDR=7'b1010000
ZxsLoves
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2023-12-25 17:05
Verilog学习系列
FPGA学习
fpga开发
单片机
嵌入式硬件
【FPGA】
Verilog
实践：优先级编码器 | Priority encoder
0x00优先级编码器（Priorityencoder）"能将多个二进制输入压缩成更少数目输出的电路或算法的编码器"优先级编码器是一种编码器，它考虑了两个或更多输入位同时变为1但没有收到输入的情况。当输入进来时，优先级编码器会按照优先级顺序进行处理。通常，它按升序或降序排列输入的优先级，当没有输入时，它会向输出一个1，以区分零输入和零输出。在下面的真值表中，输入值的优先级顺序如下：优先级编码器012
柠檬叶子C
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2023-12-25 17:52
fpga开发
七年级现代文阅读教育
初探
1、记不住阅读公式阅读理解中经常考查公式类题型。如第一段常见的作用：1、总领全文或统领全文。2、引出下文或为下文做铺垫。3、概括文章内容或点名文章主旨。4、开篇点题或开门见山。5、奠定全文的感情基调。6、设置悬念，吸引读者的阅读兴趣。很多孩子知道第一段的作用，但是记不住。于是我编了一个密码：“总统引主子，开篇奠悬念”。引导孩子记住这五句话。有了公式密码，孩子一下子就能记住。你也可以试一下。语文阅读
司马喆嚞
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2023-12-25 13:22
Java 并发编程
初探
synchronized、volatile、wait、notify
一、新启线程的方式类Thread接口Runnable这两种是在Thread类中官方提到的方法a.joinjoin()方法是让a线程先执行，执行完后继续执行主线程二、线程中断privatestaticclassUseThreadextendsThread{publicUseThread(Stringname){super(name);}@Overridepublicvoidrun(){while(!
子夜听雨
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2023-12-25 05:48
Java并发编程
java
jvm
开发语言
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