Verilog学习日志

Barrel Shifter RTL Combinational Circuit——桶移位寄存器SystemVerilog实现

在本博客中，将围绕许多设计中存在的非常有用的电路（桶形移位器电路）设计电路。将从最简单的方法开始实现固定位宽字的单向旋转桶形移位器，最后设计一个具有可参数化字宽的多功能双向桶形移位器电路。BarrelShifter桶形移位器是一种数字电路，可以将数据字移位指定位数，而不使用任何顺序逻辑，仅使用纯组合逻辑。它有一个控制输入，指定它移动的位数。桶移位器类似于移位寄存器（多位），不同之处在于寄存器的移位
疯狂的泰码君·2024-01-27 14:07

精力管理day7

#崔律100天精时力训练营5.7自习#这是2019年10月13日之的学习日志。1.
QueenaLuo·2024-01-27 13:55

学习日志以及个人总结第九天

二维数组3本质.语法拓展魔方阵day91.字符数组2.字符串：最终计算机中，是按字符数组的形式存储字符串，最终一定以'\0'为结束符号3.定义一个字符数组chars[]={};chars[]="hello";4.planstrcpy---字符串拷贝strcat---字符串拼接strcat功能：字符串拼接参数@dest@str返回值：成功返回dest失败NULLstrlen---统计字符串长度str
XUZHUOIXX·2024-01-27 05:42

学习日志以及个人总结 Day 10

reply条件语句a>b?a：b//真则执行a假执行b表达式1？表达式2：表达式3表达式1？--是真or假若是真则执行表达式2若是假则执行表达式3函数定义（1）.类型标识符返回值的类型标识符函数名（形式参数）//函数头---规定函数的形式（2）.函数名-------和函数功能对应（3）.形式参数-------函数节后数据的入口形参----不是一定要有看函数功能的需要形参使用时：a个数相同b类型匹配
XUZHUOIXX·2024-01-27 05:42

学习日志以及个人总结（11）

ALL今天主要学习了以下知识，涉及了大量练习。数组作为函数参数1.数组元素作为函数实参---此时函数形参为一个与实参类型相同的变量就可以voidprintfInt（inta）；printfInt(a[0]);2.数组作为函数的形参voidprintArray(inta[10]);//此时形式上看是数组//的指针voidprintArray(int*a);//实际是这样的一维整型数组作为函数的形参:
XUZHUOIXX·2024-01-27 05:42

学习日志以及个人总结 （第二天）

1.对嵌入式名词的理解（国际IEEE给出的定义）2对vim编程的深层次理解（命令模式下）VIM进阶命令模式下：复制YY（光标那一行）Myy//复制从光标所在行开始M行内容Np//粘贴//N表示数字可以粘贴N份shift+v//行选中配和方向键选中多行选中的情况下按一下Y就是复制p粘贴ctrl＋v//块选中u撤销ctrl＋r反撤销dd//删除光标所在那一行x//删除光标所在字符dd加p//剪切的效果
XUZHUOIXX·2024-01-27 05:12

学习日志 以及个人总结（第六天）

循环结构：1.goto语句2.dowhile语句3.while语句4.for循环5.break语句以及continue语句的学习※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※※goto格式：goto语句的标号；//标签--------//构成循环的要素初始条件使循环取余结
XUZHUOIXX·2024-01-27 05:12

学习日志以及个人总结（第七天）

上接第六天（break语句和continue语句）的流程图数组:一组相同类型的数据的集合顾名思义一次性定义多个变量（一组变量）//本质上是相同类型变量的集合不用数组就一个一个输入int....一维数组整型字符型二维数组整型字符型--------------------------------------------------语法：类型说明符数组名[常量表达式]；（1）.类型说明符整型intsho
XUZHUOIXX·2024-01-27 05:41

学习日志以及个人总结（第五条）

5.0day5流程控制流程：顺序结构分支结构循环结构任何一个程序都可以是三种结构的组合。5.1.分支结构（选择）选择--判断构造判断的条件关系运算（大小关系）>>=2//表达式//结果//数据类型关系运算的结果：真or假10//被称为逻辑结果C语言中0为假非0为真5.2逻辑运算与或非&&||!（！优先级super高）逻辑运算是用来组合多个关系与&&规则一假则假或||规则一真则真非！规则真假相对关于
XUZHUOIXX·2024-01-27 05:41

【精时力学习日志·小可爱版】—6.10

2.3【精时力学习日志·小可爱版】本训练营：阅读营·关系力学习书籍：《情商2》学习日期：2020年6月10日学习主题：2-3关注他人1、[我学]在课程中的收获：今日新知：1.1新概念：都市恍惚症。
龙猫养成记·2024-01-27 03:41

无标题文章

好啦，废话不多说了，接下来得罗列任务然后保存草稿，晚上10点再来做个计划完成情况的总结，以后的学习日志大抵会延续这个风格，越自律，越自由
奇异博士_660b·2024-01-26 21:00

2020-09-01【阅读营·高级表达力】3-2 主线

【精时力学习日志】本训练营：阅读营·高级表达力今日书籍：《TED演讲的力量》今日主题：3-2主线学习日期：2020年9月日1、[我学]今天在课程中的收获：1.1回顾（1）演讲，一般是一个人说至少两个以上的人听
s萤火虫之光·2024-01-26 20:52

数字电路设计——加法器

组合逻辑为：S=A⊕B,Cout=ABS=A\oplusB,Cout=ABS=A⊕B,Cout=AB真值表和原理图符合为：SystemVerilog实现代码：modulehadder(inputlogica
爱寂寞的时光·2024-01-26 14:32

vscode开发FPGA(1)---TEROS_HDL插件报错

2.再将vscode设置verilog>linting>modelsim>work的路径指定到此处。二、TerosHDL:modelsim(v
zidan1412·2024-01-26 12:31

11-1[白天]破解读心术 - 草稿

【精时力学习日志】本训练营：100天精时力训练营（2020年版）今日主题：11-1[白天]破解读心术学习日期：2020年11月30日1、[成长篇]我学+我思+栗子+我行：①我学：#关键词：精时力，基础核心能力
孔雀勇士·2024-01-26 11:23

学习日志-关系力1.2 永远别说“你错了”-20200602

【精时力学习日志·可爱版】本训练营：阅读营·关系力学习书籍：《人性的弱点》学习日期：2020年6月2日学习主题：1-2永远别说“你错了”1[我学]在课程中的收获：1.1温故（1）在看到原文中罗斯福能叫出仆人的名字
幻雪美美哒·2024-01-26 11:40

【FPGA Verilog开发实战指南】初识Verilog HDL-基础语法

这里写目录标题VerilogHDL简介与VHDL比较VerilogHDL基础语法逻辑值关键字moduleendmodule模块名输入信号输出信号既做输入也做输出线网型变量wire寄存器型变量reg参数parameter
醉酒柴柴·2024-01-26 09:31

慢下来，才更快（精力升级课1.3-轻运动）

【21天精时升级课·第1.3讲学习日志】这是2019年4月10日“崔律精时力”之“21天精力升级课”第1.3讲（轻运动）的学习日志。
熊妈侯蕾·2024-01-26 08:10

2020-04-26【早起营（4月版）】3-3 睡前远离电子产品

【精时力学习日志】本训练营：早起营（4月版）今日主题：3-3睡前远离电子产品学习日期：2020年4月26日（学优版）1.
s萤火虫之光·2024-01-26 05:50

【Verilog】HDLBits刷题 03 Verilog语言（2）（未完）

二、模块（module）1.实例化Thefigurebelowshowsaverysimplecircuitwithasub-module.Inthisexercise,createoneinstanceofmodulemod_a,thenconnectthemodule'sthreepins(in1,in2,andout)toyourtop-levelmodule'sthreeports(wir
圆喵喵Won·2024-01-26 00:11

2021-01-07【崔律PDCA复盘践行营（初级）】1-4 D·实施&结果

【精时力学习日志】本训练营：崔律PDCA复盘践行营（初级）今日主题：1-4D·实施&结果学习日期：2021年1月7日1、[我学]我在课程中的收获：（1）检视过去，展望未来，养成停下来回头看的习惯，避免做一天和尚撞一天钟
s萤火虫之光·2024-01-25 22:51

Go Web项目学习之项目结构

风离不摆烂学习日志Day4—GoWeb项目学习之项目结构创建项目配置代理下载加速go包代理GOPROXY=https://goproxy.cn,direct本项目学习自：[github.com](https
风 离·2024-01-25 18:28

【USTC】verilog 习题练习 46-50

46上升沿检测题目描述在实际应用中，我们经常需要对某个信号的边沿进行检测，并以此作为后续动作的触发信号（例如电脑键盘的某个按键被按下或者被松开，在电路中则对应的是电平的变化）。设计一个电路，包含clk信号、1bit输入信号in和1bit输出信号out，当in信号从0变为1时（相对于clk，该信号变化频率很慢），out信号在in信号上升沿附近输出1个时钟周期的高电平脉冲，其余时刻都为0，如下图所示提
enki0815·2024-01-25 07:47

「HDLBits题解」Cellular automata

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Rule90-HDLBitsmoduletop_module(inputclk
UESTC_KS·2024-01-25 01:53

了解Verilog中‘signed‘的作用：处理有符号数

了解Verilog中’signed’的作用：处理有符号数在Verilog中，数据类型'signed'扮演着重要的角色。它用于处理有符号数，为设计者提供了更丰富的表达能力和灵活性。
皮皮宽·2024-01-25 00:36

【100天崔律阅读营·Day80-12.4日志】

【100天崔律阅读营·Day80-12.4日志】这是2019年7月11日“100天崔律阅读营”之“整理术对比阅读：《怦然心动》+《断舍离》”2.4整理家人的物品的学习日志。
于小勇呀·2024-01-24 20:43

学习日志-早起营中期复盘&答疑-20200420

【精时力学习日志】本训练营：早起营（4月版）今日主题：中期复盘&答疑学习日期：2020年4月20日1.[知识]我在课程中的收获：1.1温故&中期复盘（1）@君语：利用各种工具提升我们的效率。
幻雪美美哒·2024-01-24 19:25

学习日志2020.7.14 解析Livox点云存储数据结构

点云数据存储方式终于有点眉目了。点云数据率是每秒十万点，每秒有20帧framerate，每一帧包含50个左右数据包pointpacket，这50个数据包组合成一个临时数据包列表pointpacketlisttemp，所有的临时数据包列表组成完整的数据包列表pointpacketlist，写入本地文件。算法层上，数据存储的最小单元是数据包pointpacket，每个数据包大小为1319字节byte，
李4kj5f7jhd4·2024-01-24 15:04

notepad++: 插件fingertext 来创建代码块

我最开始怎么都弄不好，因为global（什么语言都可以）我写的Lang:verilog
叫我Mr. Zhang·2024-01-24 11:48

【21天精时升级课·第2.3讲学习日志】

这是2019年4月17日“崔律精时力”之“21天精力升级课”第2.3讲（中期充电篇：用文字梳理思考）的学习日志。
武小茉·2024-01-24 11:48

【USTC】verilog 习题练习 41-45

41下降沿触发的寄存器题目描述在时序逻辑电路中，敏感变量不但可以是触发信号的上升沿（posedge），也可以是下降沿（negedge）,试创建8bit位宽的寄存器，所有DFF都应该由clk的下降沿（负边缘）触发。同时采用高电平有效的同步复位方式，复位值为0x34而不是零。输入格式输入信号clk，时钟信号。输入信号reset，复位信号，高电平有效（复位）。输入信号d，位宽8bit，任意数据信号。输出
enki0815·2024-01-24 07:31

【强化学习日志】小鸟管道游戏的gym环境搭建和DDQN训练

最近在学习了强化学习之后，在guithub上下载了一些使用不同强化学习方法的小项目，收获颇丰，于是想自己搭建一个gym环境1，直接使用项目中的一些方法去训练，希望能够加深自己的一些理解游戏参考的github上的大佬写的代码，在这里放上源码连接：GitHub-GrayPlane123/BirdGame:小鸟管道游戏，通过键盘或鼠标控制小鸟振翅，如果小鸟碰撞到管道或者飞到界面边缘则游戏结束接下来是对源
wushenlunzhe·2024-01-23 16:32

【ZYNQ入门】第十篇、基于FPGA的图像白平衡算法实现

测试源图2、为什么摄像头采集的图像要做白平衡3、自动白平衡算法总结4、FPGA设计思路4.1、实时白平衡的实现4.2、计算流程优化思路第二部分、硬件实现1、除法IP核的调用方法2、乘法IP核的调用方法3、verilog
大屁桃·2024-01-23 15:20

SystemC学习笔记(三) - 查看模块的波形

查看波形一般是指查看pvbus上的transaction，而对于SystemC本身来说，查看波形就是使用Gtkwave或其他EDA工具，查看Module的input/output的时序输入/输出，其本质和硬件设计的Verilog
crazyskady·2024-01-23 13:04

「HDLBits题解」Shift Registers

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Shift4-HDLBitsmoduletop_module(inputclk
UESTC_KS·2024-01-23 13:11

Xilinx FPGA 权威书籍指南 基于Vivado 2018 集成开发环境

ff4889iVerilog数字系统设计教程_夏宇闻深入浅出玩转FPGA_吴厚航《深入浅出玩转FPGA》视频教程：35课时FPGA项目实例资料合集FPGA从入门到精通.实战篇数字逻辑基础与Verilog
light6776·2024-01-23 13:41

向成功人士学精时力课·第3.6讲学习日志

【向成功人士学精时力课·第3.6讲学习日志】这是2019年3月23日“崔律精时力之成功人士精时力”系列课第3.6讲（本周复盘&答疑）的学习日志。
孔雀勇士·2024-01-23 13:50

【USTC】verilog 习题练习 31-35

31if语句与锁存器题目描述使用verilog设计电路时，应按照如下流程：确定你需要的电路或逻辑门确定输入输出信号，以及产生输出信号的组合逻辑块确定组合逻辑块后面是否加上一组触发器。
enki0815·2024-01-23 10:42

【USTC】verilog 习题练习 36-40

36条件运算符题目描述Verilog中有一个跟C语言中类似的三目条件运算符（?:）,其语法格式为：(condition?
enki0815·2024-01-23 10:11

Quartus联合 ModelSim仿真及测试

插件系列文章目录：（1）modelsim安装使用及Vivado关联（2）VSCode关联VIVADO编辑Verilog（3）Modelsim观察波形–基础操作述（4）Quartus联合ModelSim仿真及测试文章目录前言一
C.V-Pupil·2024-01-23 08:45

quartus和modelsim联合仿真详细教程

详细步骤如下：1、编辑verilogHDL语言本次拟实现组合逻辑功能，其代码如下：此为一组合逻辑电路，其原理图可在quartus中绘制出：此即为实现的功能。
hxyo·2024-01-23 08:15

VHDL/Verilog编译错误总结

VHDL编译错误总结VivadoVHDLVerilogQuartusVHDLVerilogLatticeVHDLVerilogVivadoVHDL[Synth8-2778]typeerrorneartxen_sync
FPGA的花路·2024-01-23 08:44

IIC总线的原理与Verilog实现

IIC总线的原理与Verilog实现1、软件平台与硬件平台2、原理介绍2.1IIC总线的特点：2.2IIC总线协议详解：2.2.1IIC主机往从机里面写入数据的步骤2.2.2IIC主机从从机里面读出数据的步骤
FPGA的花路·2024-01-23 08:14

我的创作纪念日

目前市面上主流的FPGA图像缩放方案如下：1：Xilinx的HLS方案，该方案简单，易于实现，但只能用于Xilinx自家的FPGA；2：非纯Verilog方案，大部分代码使用Verilog实现，但中间的
攻城狮Wayne·2024-01-23 07:00

Verilog中的逻辑移位和算术移位仿真

逻辑移位逻辑移位的操作符为右移（>>）高位不够的bit位补0。左移(>>）高位用呼号位补。左移（<<<）,低位补0。实例仿真结果结论对于无符号数，逻辑移位和算术移位结果是一样的。对于有符号数，逻辑右移和算术右移是不一样的。算术右移时，高位需要用符号位补。
re_call·2024-01-23 07:30

15.1_使用Verilog设计：一个简单的状态机设计——序列检测器（可实现重复性检测）

使用Verilog设计：一个简单的状态机设计——序列检测器（可实现重复性检测）1，一个简单的状态机设计：可重复性序列检测器2，可重复性状态机序列检测实现2.1，RTL设计代码实现2.2，tb测试代码实现
向兴·2024-01-23 06:28

FPGA高端项目：Xilinx Zynq7020 系列FPGA纯verilog图像缩放工程解决方案 提供3套工程源码和技术支持

目录1、前言版本更新说明给读者的一封信FPGA就业高端项目培训计划免责声明2、相关方案推荐我这里已有的FPGA图像缩放方案本方案在XilinxKintex7系列FPGA上的应用本方案在XilinxArtix7系列FPGA上的应用本方案在国产FPGA紫光同创系列上的应用本方案在国产FPGA高云系列上的应用3、设计思路框架设计框图视频源选择ov5640i2c配置及采集动态彩条图像缩放模块详解图像缩放模
9527华安·2024-01-23 06:52

学习日志-2.3 精力快充：日间小睡（精进）-20210915

【精时力学习日志】本训练营：2021年100天精时力营·加法今日主题：2-3精力快充：日间小睡（精进）学习日期：2021年9月15日1、[我记]我学(客观)+我思(主观)+正反栗子+下一步行动：1.1圈子和榜样的力量
幻雪美美哒·2024-01-23 06:15

10G光口关于以太网数据包物理接口的分析

1，我试验环境使用移植好的verilog-thernet，用网络调试助手进行回环测试，在WIRESHARK抓包也看到没问题：ARP协议有，UDP协议也有，完整的对话。
mcupro·2024-01-22 15:03

【system verilog】SV Assertion 断言

SystemVerilogAssertion断言总结SV断言是什么？有什么用？SV断言是什么？SV断言有什么用？SV断言怎么用？
飓风_数字IC验证·2024-01-22 12:00
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