E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
vhdl
2019年那些不起眼的赚钱之道
不管Xilinx还是Altera，也不管是Verilog还是
VHDL
！我懂嵌入式
500InternalServ
·
2021-06-15 00:41
imut_du FPGA第三次作业
作业验证画出真值表，仿真验证代码参考：提取码：1111
VHDL
描述思维导图一、
VHDL
描述语句实验基础根据开发手册查阅LED灯引脚根据原理图知当FPGA的引脚输出为逻辑0时，LED会熄灭。
位沁
·
2021-06-04 20:48
FPGA
八周造个CPU（1）：
VHDL
语言的实现和仿真方法，简单PC模块的实现和仿真
鄙系有一门很著名的课，《计算机组成原理》，教你三周造台计算机。我们组今年眼瞎，选了挑战性课程，也就是教你一学期造台32位MIPS架构的计算机。前段时间全组人都被软工和编译原理所困扰（实际上，今天是编译原理第二次大作业的deadline，但我还没做完，但是我仍然在这里悠闲地写文章……），因此并未开始，直到昨天（第八周的周五）才开始研究软件的基本使用……研究之后决定，主要仿照《自己动手写CPU》这本书
张慕晖
·
2021-05-19 16:44
VHDL
实现双信号边沿判断的一种方法
今天在使用quartus编写
VHDL
程序的时候，需要写一个使能信号子模块，具体的效果是当检测到输入信号的边沿时（按下按键），输出一个持续0.5秒的高电平使能信号。
言丶武
·
2021-05-19 00:13
数字集成电路设计流程
前端设计：1.设计输入确定芯片的具体逻辑功能，设计合理的算法（如有必要，可将芯片划分子模块），使用HDL语言（常用
VHDL
或Verilog）描述芯片（模
古城阳光
·
2021-05-09 20:39
基于FPGA的简易数字信号分析仪（眼图）的设计
此题曾为全国大学生电子设计竞赛题目，我将其简化，省略了模拟电路部分，用FPGA简单实现眼图效果，重在学习m序列的产生和时钟恢复的
VHDL
代码实现。
言丶武
·
2021-04-30 21:07
FPGA万花筒系列(三):如何学习FPGA？
【嵌牛鼻子】FPGA
VHDL
Verilog【
张俸玺20012100022
·
2021-04-26 08:22
基于quartus ii两个4位二进制数相减的
VHDL
程序（结果在数码管上用十进制显示）
程序未考虑number1ledag1ledag1ledag1ledag1ledag1ledag1ledag1ledag1ledag1ledag1Null;endcase;endprocess;--译码电路2，数码管2动态字符查表process(cnt_Ten)begincasecnt_Teniswhen0=>ledag2ledag2ledag2ledag2ledag2ledag2ledag2led
嗯哼AD钙
·
2021-04-21 09:01
使用Quartus13进行
VHDL
工程的编写与仿真
使用Quartus13进行
VHDL
工程的编写与仿真四川师范大学工学院·徐浩宇2021.4.19编写代码点击新建一个工程选择工程保存的路径，填写工程名称，注意，三个圈起来的应该相同与上一步的文件名也相同；
lanmanuesr
·
2021-04-19 21:44
quartus
FPGA
fpga
vhdl
VHDL
——含异步清零和同步使能的加法计数器源程序
libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;--------------------------------------------------------------------entitycounterisport(clk,ret,en:ins
364.99°
·
2021-04-18 15:50
vhdl
vhdl
VHDL
——4位移位寄存器
1.电路图移位寄存器：具有存储代码，移位功能移位：寄存器里所储存的代码能够在移位脉冲的作用下，依次左移或右移2.
VHDL
语言2.1D触发器libraryieee;useieee.std_logic_1164
364.99°
·
2021-04-17 15:17
vhdl
vhdl
VHDL
快速入门
写在前面
VHDL
是一门硬件语言，没学过硬件语言，挺感兴趣，还可以用在计组的实验中，花了点时间学习整理了一下
VHDL
的基本语法，方便查看。
yao.x
·
2021-04-16 19:54
笔记
其他
VHDL
——4选1数据选择器
1.端口图2.
VHDL
语言2.1case语句libraryieee;useieee.std_logic_1164.all;entitymux4isport(a,b,c,d:instd_logic;s1,
364.99°
·
2021-04-15 20:33
vhdl
vhdl
Intel8251可编程串行扩展
EDA的一个重要特征就是使用硬件描述语言（HDL）来完成的设计文件，
VHDL
语言是经IEEE确
fpga&matlab
·
2021-02-26 10:30
FPGA
板块17:接口处理
VHDL
常用操作符介绍
1.1
VHDL
常用操作符介绍1.1.1本节目录1）本节目录；2）本节引言；3）FPGA简介；4）
VHDL
常用操作符介绍；5）结束语。1.1.2本节引言“不积跬步，无以至千里；不积小流，无以成江海。
宁静致远dream
·
2021-01-29 23:07
FPGA学无止境
20210123 张大佳MCU
VHDL
常用语法 ---- Port map and OPEN
VHDL
常用语法----PortmapandOPENFPGA---基本功日常记录备忘TwowaystomapthePORTSofaCOMPONENTduringitsinstantiation:1第一种变量和引脚关联方式
Jiawei_Z
·
2021-01-23 22:20
VHDL
vhdl
QuestaSim与Vivado有关仿真库深入理解
上图中
VHDL
和Verilog目录有许多基本元件件的描述，当一个项目想摆脱对某公司器件的依赖时，打算从基本元件自己描述起，比如
君子爱财好色
·
2021-01-22 01:52
仿真
FPGA
VHDL
赋值语法 A＜=B & C & (3 to 4 =＞D ) & E；
AE)&F(4);0010_0000<=001&(0or0)&000&00010_0000<=001&0&000&0综上所述，简化得：B为1，C为01，D为0，E为111。
航院师兄
·
2021-01-18 11:33
vhdl
简单聊聊DSL
常见的DSL广义上，绝大部分编程语言都是DSL，是在计算机领域程序员和计算机之间的“共同语言”；常见的DSL主要有：软件构建领域Ant、UI设计师HTML、硬件设计师
VHDL
。
twj小鱼儿
·
2020-12-29 11:40
[FPGA]基于FPGA的数字跑表
（2）
VHDL
语言编程实现数字跑表系统的功能模块，数字跑表进行启动、停止、显示读数操作，并具有计时清零功能；（3）程序编译正确，在Mod
无情123
·
2020-12-27 08:22
vue.js
typescript
[FPGA]基于FPGA的数字跑表
（2）
VHDL
语言编程实现数字跑表系统的功能模块，数字跑表进行启动、停止、显示读数操作，并具有计时清零功能；（3）程序编译正确，在Mod
无情123
·
2020-12-27 08:49
vue.js
typescript
VHDL
实现BCD码加法器
VHDL
实现BCD码加法器BCD码加法器计算两个四位二进制数的相加值，由9个输入端和5个输出端组成，分为相加，修正判别和修正三个阶段。
ws15168689087
·
2020-12-13 19:25
VHDL
vhdl
VHDL
实现全加器
VHDL
实现全加器1.一位全加器全加器是能够计算低位进位的二进制加法电路，一位全加器(FA)的逻辑表达式为：F=A⊕B⊕CiCo=Ci(A⊕B)+AB其中A,B为要相加的数，Ci为进位输入；F为和，Co
ws15168689087
·
2020-12-07 19:10
VHDL
java
vhdl
VHDL
编写8-3线优先编码器
VHDL
编写8-3线优先编码器先简单介绍一下什么是"8-3线优先编码器"：8-3线优先编码器由9个输入端和五个输出端组成，允许同时在几个输入端输入信号。
ws15168689087
·
2020-11-28 22:55
VHDL
java
vhdl
VHDL
编写二位数值比较器
VHDL
编写二位数值比较器二位数值比较器是由四个输入端和三个输出端组成的比较器，实现两个二位二进制数大小的比较（用高低电平来表示输入输出）真值表如下：（xx表任意状态）因此设计时，定义4个输入端和3个输出端的实体
ws15168689087
·
2020-11-23 13:22
VHDL
vhdl
java
VHDL
编写3-8译码器
VHDL
编写3-8译码器3-8译码器是由3个输入端和8个输出端组成的译码器，实现3位二进制数转换成10进制的输出（用高低电平来表示输入输出）真值表如下：本文用两种方法来实现译码器（case和with-select
ws15168689087
·
2020-11-23 13:33
VHDL
vhdl
编程语言
译码器
[FPGA]基于FPGA的数字跑表
（2）
VHDL
语言编程实现数字跑表系统的功能模块，数字跑表进行启动、停止、显示读数操作，并具有计时清零功能；（3）程序编译正确，在Model
～LIUMINXUAN
·
2020-11-17 20:38
EDA
vhdl
EDA
HDL Code 简介
VHDL
和Verilog的区别这两种语言都是用于数字电子系统设计的硬件描述语言，而且都已经是IEEE的标准。
VHDL
1987年成为标准，而Verilog是1995年才成为标准的。
蔚蓝忍者
·
2020-10-10 17:58
编程语言
编程语言
VARON设计流程及示例
这允许用户将VARONIP导入到VerilogHDL或
VHDL
编写的用户设计和环境中。第二步是选择要观察的AXI信号，然后完成VARONIP配置并注入用户设计。
虹科FPGA
·
2020-10-10 12:38
#
VARON
fpga
VHDL
语法基础-工具（五）
文章目录1.1
VHDL
描述硬件实体1.1.1结构1.1.2举例1.2
VHDL
对象、操作符、数据类型1.2.1
VHDL
中的对象1.2.2
VHDL
的基本（数据）类型1.2.3操作符1.3
VHDL
中的控制语句及模块参考文档转摘一篇博文
Paul安
·
2020-09-24 23:23
工具
vhdl
编程语言
FPGA原语之IDDR/ODDR
IDDR/ODDR1.IDDRIDDR的
VHDL
例化如下。
harvest_wang
·
2020-09-17 04:18
FPGA开发
Modelsim仿真查看内部信号
Quartus中，选择Assignments->Settings，然后再弹出的对话框左侧选择EDAToolSettings->simulation，可以进行仿真的配置，如Toolname,Format(
VHDL
XianruDu
·
2020-09-17 03:49
FPGA
VGA信号详解（
VHDL
版）
文章目录1.原理简述2.接口示意3.时序标准3.1.基本时序说明3.2.地址码线说明4.硬件连接5.示例代码及上机验证6.注意事项1.原理简述VGA即视频图形阵列（VideoGraphicsArray），是一种使用模拟信号的视频图像显示标准，最初是为CRT显示器而设计。CRT显示器，又称阴极射线显像管，主要由五部分组成：电子枪、偏转线圈、荫罩、高压石墨电极、荧光粉涂层及玻璃外壳。工作原理如下：显像
大脑斧与小福泥
·
2020-09-16 21:41
Xilinx
FPGA
fpga
vhdl
FPGA实现VGA显示图像（
VHDL
版）
一、VGA工作流程常见的彩色显示器，一般由CRT（阴极射线管）构成，彩色是由R、G、B（红、绿、蓝）三基色组成，CRT用逐行扫描或者隔行扫描的方式实现图像显示，由VGA控制模块产生的水平同步信号和垂直同步信号控制阴极射线枪产生的电子束，打在涂有荧光粉的荧光屏上，产生R、G、B三基色，合成一个彩色像素。扫描从屏幕的左上方开始，由左至右，由上至下，逐行进行扫描，每扫完一行，电子束回到屏幕下一行的起始位
我姓刘呀
·
2020-09-16 20:46
vhdl
fpga
视频图像传输与显示(5)——视频图像阵列VGA及其时序的
VHDL
实现
视频图像阵列VGA及其时序的
VHDL
实现1.VGA概念VGA(VideoGraphicsArray，视频图形阵列)是IBM在1987年随PS/2一起推出的使用模拟信号的一种视频传输标准，在当时具有分辨率高
hit_wzj
·
2020-09-16 20:27
视频图像处理
第四章 运算操作符和属性
VHDL
语法基础的学习令人感到枯燥乏味，但是只有在对数据类型、运算操作符及其属性有了深刻的理解之后，才有可能写出高质量和高效率的代码。
齊天½
·
2020-09-16 07:43
VHDL
VHDL
语言中方向字buffer与inout有什么异同
inout双向，信号经端口流入和流出实体，内部可使用和更改端口信号buffer输出方向，信号经端口流出实体，内部可使用和更改端口信号inout与buffer均可用于建模一个双向端口，二者的差别在于允许连接到端口引脚上的驱动信号的个数和对信号的决断方式不同。inout允许接多个驱动信号，但buffer仅允许连接单个驱动信号，并且要求连接的信号也使用方向字buffer来规定端口的数据流向。INOUT为
用心倾听
·
2020-09-16 07:14
C++
HDL为什么要有可综合和不可综合两种代码
VerilogHDL和
VHDL
相比有很多优点，有C语言基础的话很容易上手。
奥利奥冰茶
·
2020-09-15 11:06
FPGA
嵌入式
毕业之后-初入职
踏出大学的大门，我一无所知，只知道我会一点点C语言，了解一点8086内部结构，懂一点8086的汇编，还了解些
VHDL
硬件描述语言，其他的......呵呵！
H_A_R_D
·
2020-09-15 07:16
MCU
单片机
毕业之后
学习
Ultraedit语法高亮显示
Ultraedit是我最喜欢用的编辑软件之一，很方便，支持语法高亮，折叠等等，编程很舒服，前段时间一直学习verilog，所以就找了verilog的高亮显示的wordfile，今天晚上用到了
vhdl
，发现没有高亮
pan_de
·
2020-09-15 01:09
实验七 状态机设计ADC0809采样控制电路
四、实验用
VHDL
设计的状态机的一般结构有以下几部分组成：1.说明部
weixin_34162629
·
2020-09-14 16:40
c/c++
doxygen入门
starting.html，它有图形界面用来编辑配置信息，在MACOS中可以直接双击图标运行步骤1：检查doxygen是否支持您的编程语言默认支持以下语言：C，C++，C＃，Objective-C，IDL，Java，
VHDL
llongint
·
2020-09-14 00:58
工具
用
vhdl
语言实现寄存器
libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;--Uncommentthefollowinglinestousethedeclarationsthatare--providedforinstantiatingXilinxprimitivecompon
whywhatwhenhow
·
2020-09-13 20:41
vhdl
语言
vector
primitive
library
VHDL
同步清零、并行输出的8位逻辑左移移位寄存器
要求设计一个具有同步清零、并行输出的8位逻辑左移移位寄存器，（高位为左，低位为右，）其引脚名称和逻辑功能如下表所示。libraryieee;useieee.std_logic_1164.all;entityL_shifter8isport(clk,clr,si:instd_logic;d:bufferstd_logic_vector(7downto0);so:outstd_logic);enden
阳光大男孩!
·
2020-09-13 20:07
VHDL
有关
vhdl
的一些问题总结
最近也是刚刚接触
VHDL
，在用ise开发过程中遇到了一点些小问题，决定记下来。
继续微笑lsj
·
2020-09-13 19:15
VHDL
Verilog HDL FPGA 从入门到放弃(1)
硬件编程verilog建模一个简单的模型流水灯的实现概念介绍：软核(SoftCore)：verilog
VHDL
模型称为软核固核(FirmCore)：电路结构编码文件NetList称为固核。
sunny00544
·
2020-09-13 19:55
FPGA学习
VHDL
二选一选择器代码及其仿真代码
二选一选择器代码libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;entitytest2isPort(a,b,sel:inBIT;y:outbit);endtest2;architectureBehavioraloftest2issignalm,n:bit;beginprocess(a,b,sel)ma,b=>b,sel=>sel,y=>y);processbegins
小天_13033
·
2020-09-13 19:33
vhdl
VHDL
代码风格
现在越来越少人用
VHDL
了，不过偶尔会碰到，还是要写一下。跟《Verilog代码风格》一样，这里也给出
VHDL
的代码风格。因为
VHDL
是不区分大小写的，所以这里的端口、信号等，统一使用传统命名。
队长-Leader
·
2020-09-13 19:31
FPGA
modelsim添加库的方法
方法是：1）找到包含厂商描述库的
vhdl
(以.vhd为扩展名)文件或者verilog文件(以.v为扩展名)，打开modelsim，changediretory到安装modelsim的目录，File->new
mmxxna
·
2020-09-13 18:37
library
扩展
search
VHDL
的GENERATE语句实现四位全加器
bigoplusB\bigoplusCS=A⨁B⨁CCO=(A⋅B)+(A⋅C)+(B⋅C)CO=(A\cdotB)+(A\cdotC)+(B\cdotC)CO=(A⋅B)+(A⋅C)+(B⋅C)1位全加器
VHDL
Chenxr2932
·
2020-09-13 18:19
FPGA
fpga
vhdl
上一页
5
6
7
8
9
10
11
12
下一页
按字母分类：
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他