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Verilog学习日志
【
Verilog
】期末复习——举重比赛有三名裁判,当运动员将杠铃举起后,须有两名或两名以上裁判认可,方可判定试举成功,若用A、B、C分别代表三名裁判的意见输入,同意为1,否定为0;F为裁判结果输出,试
期末复习——
Verilog
HDL描述数字逻辑电路的建模方式有哪三种?它们的特点是?期末复习——解释下列名词(FPGA、ASIC、IP、RTL、EDA、HDL、FS
不怕娜
·
2024-01-08 22:22
fpga开发
verilog
【
Verilog
】期末复习——解释下列名词(FPGA、ASIC、IP、RTL、EDA、HDL、FSM)
期末复习——
Verilog
HDL描述数字逻辑电路的建模方式有哪三种?它们的特点是?系列文章FPGA:现场可编程逻辑门阵列ASIC:专用集成电路IP:知识产权RTL
不怕娜
·
2024-01-08 22:52
fpga开发
verilog
【
Verilog
】期末复习——设计带进位输入和输出的8位全加器,包括测试模块
期末复习——
Verilog
HDL描述数字逻辑电路的建模方式有哪三种?它们的特点是?期末复习——解释下列名词(FPGA、ASIC、IP、RTL、EDA、HDL、FS
不怕娜
·
2024-01-08 22:52
fpga开发
verilog
【
Verilog
】组合电路的设计和时序电路的设计
系列文章数值(整数,实数,字符串)与数据类型(wire、reg、mem、parameter)运算符数据流建模行为级建模结构化建模系列文章组合电路的设计时序电路的设计组合电路的设计组合电路的特点是,电路中任意时刻的稳态输出仅仅取决于该时刻的输入,而与电路原来的状态无关。组合电路没有记忆功能.例4.2-1设计一个3个裁判的表决电路,当两个或两个以上裁判同意时,判决器输出“1”,否则输出“0”。真值表法
不怕娜
·
2024-01-08 22:22
fpga开发
【
Verilog
】有限状态机的定义和分类
系列文章数值(整数,实数,字符串)与数据类型(wire、reg、mem、parameter)运算符数据流建模行为级建模结构化建模组合电路的设计和时序电路的设计系列文章状态机定义状态机分类状态机定义有限状态机(FiniteStateMachine,FSM)简称状态机,是用来表示系统中的有限个状态及这些状态之间的转移和动作的模型。这些转移和动作依赖于当前状态和外部输入,它下一步的状态逻辑通常是重新建立
不怕娜
·
2024-01-08 22:22
fpga
verilog
【
Verilog
】期末复习——数字逻辑电路分为哪两类?它们各自的特点是什么?
系列文章数值(整数,实数,字符串)与数据类型(wire、reg、mem、parameter)运算符数据流建模行为级建模结构化建模组合电路的设计和时序电路的设计有限状态机的定义和分类系列文章数字逻辑电路分为哪两类?它们各自的特点是什么?数字逻辑电路分为哪两类?它们各自的特点是什么?分为组合逻辑电路和时序逻辑电路。组合逻辑电路的特点是任意时刻的输出只取决于当时的输入,与电路原来的状态无关。而时序逻辑电
不怕娜
·
2024-01-08 22:22
fpga
verilog
【
Verilog
】期末复习——
Verilog
HDL描述数字逻辑电路的建模方式有哪三种?它们的特点是?
系列文章
Verilog
HDL描述数字逻辑电路的建模方式有哪三种?它们的特点是?
Verilog
HDL描述数字逻辑电路的建模方式有哪三种?它们的特点是?数据流建模。输
不怕娜
·
2024-01-08 22:22
fpga
verilog
【
Verilog
】数据流建模
系列文章数值(整数,实数,字符串)与数据类型(wire、reg、mem、parameter)运算符系列文章数据流建模连续赋值语句数据流建模在数字电路中,输入信号经过组合逻辑电路传到输出时类似于数据流动,而不会在其中存储。可以通过连续赋值语句这种特性进行建模,这种建模方式通常被称为数据流建模。数据流建模方式是比较简单的行为建模,它只有一种描述方式,即通过连续赋值语句进行逻辑描述。最基本的语句是由as
不怕娜
·
2024-01-08 22:52
fpga
verilog
【
Verilog
】行为级建模
系列文章数值(整数,实数,字符串)与数据类型(wire、reg、mem、parameter)运算符数据流建模系列文章定义过程语句initial过程语句always过程语句过程语句使用中的注意事项过程赋值语句连续赋值语句条件分支语句循环语句定义行为描述常常用于复杂数字逻辑系统的顶层设计中,也就是通过行为建模把一个复杂的系统分解成可操作的若干个模块,每个模块之间的逻辑关系通过行为模块的仿真加以验证。这
不怕娜
·
2024-01-08 22:52
fpga开发
【
Verilog
】结构化建模
系列文章数值(整数,实数,字符串)与数据类型(wire、reg、mem、parameter)运算符数据流建模行为级建模系列文章定义定义结构描述方式就是将硬件电路描述成一个分级子模块系统,通过逐层调用这些子模块构成功能复杂的数字逻辑电路和系统的一种描述方式。在这种描述方式下,组成硬件电路的各个子模块之间的相互层次关系以及相互连接关系都需要得到说明。根据所调用子模块的不同抽象级别,可以将模块的结构描述
不怕娜
·
2024-01-08 22:52
fpga
【
Verilog
】数值(整数,实数,字符串)与数据类型(wire、reg、mem、parameter)
数值整数实数字符串数据类型wirereg存储器型参数型数值
Verilog
HDL有四种基本的逻辑数值状态,用数字或字符表达数字电路中传送的逻辑状态和存储信息。
不怕娜
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2024-01-08 22:51
fpga开发
verilog
【
Verilog
】运算符
系列文章数值(整数,实数,字符串)与数据类型(wire、reg、mem、parameter)系列文章算术运算符关系运算符相等关系运算符逻辑运算符按位运算符归约运算符移位运算符条件运算符连接和复制运算符算术运算符
Verilog
HDL
不怕娜
·
2024-01-08 22:51
fpga开发
【
Verilog
】期末复习——简要说明仿真时阻塞赋值和非阻塞赋值的区别。always语句和initial语句的关键区别是什么?能否相互嵌套?
期末复习——
Verilog
HDL描述数字逻辑电路的建模方式有哪三种?它们的特点是?期末复习——解释下列名词(FPGA、ASIC、IP、RTL、EDA、HDL、FS
不怕娜
·
2024-01-08 22:48
fpga开发
verilog
【崔律·销售答疑课·
学习日志
】
【崔律·销售答疑课·
学习日志
】这是2019年4月4日“崔律精时力”课之“销售·答疑课”的
学习日志
。1.我今天的收获:2.我今后的行动计划:3.我的疑问(周六答疑):4.其他想说的话(如有):
范丹燕
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2024-01-08 14:40
学习日志
-1.3 感恩冥想:魔力关系-20220427
【精时力冥想日志】本训练营:战役公益感恩冥想今日主题:魔力关系学习日期:2022/04/271、[我学]今日冥想中的收获:1.1冥想评估今天的走神频次好像比昨天低了一些,至少从1数到10的练习中还能往后推进了。1.2冥想记录今天是魔力关系的冥想练习。1)感谢未来的伴侣。①谢谢你用心为我烹调美味的饭菜,帮我养成了健康均衡的饮食习惯,变得更健康、更加精力充沛。②谢谢你陪我去徒步,带我去国内外旅行,带我
幻雪美美哒
·
2024-01-08 13:44
2021年1月2日
【精时力
学习日志
】本训练营:100天精时力训练营(2020年版)今日主题:5-1[早晨]不流汗的晨炼学习日期:2020年10月19日【2021年1月2日】1、[进步]我今天在课程中的收获:❤️【温故】✨
b2633446e42e
·
2024-01-08 12:11
2020-06-02
【精时力
学习日志
·可爱版】本训练营:阅读营·关系力学习书籍:《人性的弱点》学习日期:2020年6月2日学习主题:1-2永远别说“你错了”1[我学]在课程中的收获:(一)课前导入——太可爱!
一节木頭
·
2024-01-08 12:12
2020-04-17
4.17日
学习日志
1.重叠距离:为了保证加工完整,一般都要指定重叠距离1mm2.起点有效距离:多个起点时采用范围内的近点3.区域起点:只是从指点附近下刀4.预钻孔点:刀具一定会从指点下刀开放区域使用预钻孔点后自动被识别为封闭区域
王冰1
·
2024-01-08 11:50
要不要写点啥
cpu、systemc、
verilog
乱七八糟看了一大堆,一直没系统总结过,感觉都是看完两周就忘的节奏。。。脑瓜疼
crazyskady
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2024-01-08 09:01
程序人生
学习日志
-2.4 PDCA复盘工具(上)-20210916
【精时力
学习日志
】本训练营:2021年100天精时力营·加法今日主题:2-4PDCA复盘工具(上)学习日期:2021年9月16日1、[我记]我学(客观)+我思(主观)+正反栗子+下一步行动:1.1检视自己的小睡
幻雪美美哒
·
2024-01-08 07:19
Verilog
语言入门教程 —— 总目录
语法篇
Verilog
简介设计方法和设计流程
Verilog
基本格式和语法
Verilog
数据类型
Verilog
数值表示
Verilog
操作符与表达式工具篇免费开源的
verilog
仿真工具:icarus
verilog
元存储
·
2024-01-08 07:35
Verilog语言入门教程
Verilog
【
Verilog
】基于
Verilog
的DDR控制器的简单实现(一)——初始化
在FPGA中,大规模数据的存储常常会用到DDR。为了方便用户使用,Xilinx提供了DDRMIGIP核,用户能够通过AXI接口进行DDR的读写访问,然而MIG内部自动实现了许多环节,不利于用户深入理解DDR的底层逻辑。本文以美光(Micron)公司生产的DDR3芯片MT41J512M8RH-093为例,说明DDR芯片的操作过程。该芯片的datasheet可以从厂商官网下载得到:(https://w
wjh776a68
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2024-01-08 07:34
#
Xilinx入门
#
Verilog入门
fpga开发
Verilog
ddr
Xilinx
AMD
Verilog
学习记录
目录一、
Verilog
简介(一)
Verilog
的主要特性(二)
Verilog
的主要应用(三)
Verilog
设计方法二、
Verilog
基础语法(一)标识符和关键字(二)
Verilog
数据类型2.2.1线网
好啊啊啊啊
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2024-01-08 07:34
芯片设计入门
Verilog
时序分析
综合
数字IC设计
Verilog
入门简明教程
专栏《
Verilog
语言入门教程》小于:=小于等于:>赋值操作符:直接赋值:=等效赋值:>=无符号右移赋值:=位选择操作符:索引选择:[]切片选择:[:]选择运算符:{}其他操作符:条件运算符:?
元存储
·
2024-01-08 07:33
Verilog语言入门教程
Verilog
fpga开发
「HDLBits题解」7458
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:7458-HDLBitsmoduletop_module(inputp1a
UESTC_KS
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2024-01-08 04:16
HDLBits
题解
fpga开发
Verilog
笔记
学习
「HDLBits题解」Norgate
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Norgate-HDLBitsmoduletop_module(inputa
UESTC_KS
·
2024-01-08 04:46
HDLBits
题解
学习
笔记
Verilog
「HDLBits题解」Xnorgate
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Xnorgate-HDLBitsmoduletop_module(inputa
UESTC_KS
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2024-01-08 04:46
HDLBits
题解
fpga开发
学习
笔记
Verilog
「HDLBits题解」Wire decl
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Wiredecl-HDLBits`default_nettypenonemoduletop_module
UESTC_KS
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2024-01-08 04:44
HDLBits
题解
fpga开发
Verilog
笔记
学习
三本光电从颓废到武汉年薪30w的本科经历经验与浅谈(毕业工作一年的嵌入式软件工程师经验分享)
三本光电从颓废到武汉年薪30w的本科经历经验与浅谈(毕业工作一年的嵌入式软件工程师经验分享)文章目录目前情况颓废时期项目时期第一次写单片机代码第一次接触计算机视觉第一次接触Linux驱动开发第一次接触FPGA和
Verilog
HDL
网易独家音乐人Mike Zhou
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2024-01-08 04:26
个人经验浅谈
嵌入式
c语言
单片机
物联网
mcu
stm32
51单片机
高级表达力1-5 提出请求
【精时力
学习日志
】本训练营:阅读营·高级表达力今日书籍:《非暴力沟通》今日主题:1-5提出请求学习日期:2020年8月21日1、[我学]今天在课程中的收获:后续昨天提到的习惯力小组,和泊漪小小成功组团,
逯晓风
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2024-01-08 03:57
1-1开营
【精时力
学习日志
】本训练营:阅读营·高级表达力今日书籍:《非暴力沟通》今日主题:1-1开营学习日期:2020年8月17日1.
孔雀勇士
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2024-01-08 02:07
vivado中
verilog
编写RAM与IP核生成RAM
在一些工程中我们需要用到RAM存储,就需要使用RAM,本文介绍两种RAM的实现方式,一种是用
verilog
编写的RAM,另一种就是基于vivado用IP核生成的RAM,在vivado中生成的RAM可能在其他的环境下编译不同过
春风沂水丶
·
2024-01-07 23:33
fpga开发
verilog
readmemh readmemb
用法$readmemh("hex_mem_file",mem,[start_address],[end_address])$readmemb("bin_mem_file",mem,[start_address],[end_address])hex_mem_file十六进制文本空格分隔bin_mem_file二进制文本空格分隔mem存储数组start_address起始地址可选end_address
yvee
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2024-01-07 23:21
fpga开发
fpga
浅谈
Verilog
代码的执行顺序
一、组合逻辑和时序逻辑数字电路可以分成两大类,一类叫组合逻辑电路,另一类叫做时序逻辑电路。组合逻辑电路:由门电路组成,其某一时刻的输出状态只与该时刻的输入状态有关,而与电路原来的状态无关,并没有记忆功能。时序逻辑电路:由锁存器、触发器和寄存器等单元组成,其某一时刻的输出状态不仅与该时刻的输入状态有关,而且与电路原来的状态有关,具有记忆功能。而组合逻辑电路和时序逻辑在FPGA中并行执行这是毋庸置疑的
STATEABC
·
2024-01-07 21:39
一般人学不会的FPGA
fpga开发
FPGA
verilog
【知己成长营
学习日志
】春节共读DAY4
本训练营:《目标感》共读营今日主题:第四章对有高度目标感者的深入访谈学习日期:2021.2.16今日作业:1、本章内容最感触你的是哪个内容?结合自身案例阐述为什么家庭中要培养孩子的目标感,为孩子提供一个终身追求的方向3、简述今日共读收获培养孩子,也要有核心价值观的引领:影响,勇气。成长。赋能。升级。自尊,还有远见。4、你对今日共读中哪个内容感兴趣?准备如何运用到自己的生活中?价值观啊价值观,是个宝
梅_1034
·
2024-01-07 17:27
14.10-其他阻塞和非阻塞混合使用的原则
1,同时使用阻塞和非阻塞赋值
Verilog
语法并没有禁止将阻塞和非阻塞赋值自由地组合在一个always块里。虽然
Verilog
语法是允许这种写法,但不建议在可综合模块的编写中采用这种风格。
向兴
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2024-01-07 15:21
Verilog语法
【IC设计】移位寄存器
目录理论讲解背景介绍什么是移位寄存器按工作模式分类
verilog
语法注意事项设计实例循环移位寄存器算术双向移位寄存器5位线性反馈移位寄存器伪随机码发生器3位线性反馈移位寄存器32位线性反馈移位寄存器串行移位寄存器
观千剑而识器
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2024-01-07 13:48
开发编程
IC_Design
fpga开发
【100天崔律阅读营·Day82-12.6日志】
【100天崔律阅读营·Day82-12.6日志】这是2019年7月13日“100天崔律阅读营”之“整理术《断舍离》”的
学习日志
。
于小勇呀
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2024-01-07 12:59
【知己成长营
学习日志
】春节共读DAY4
日志内容:本训练营:《目标感》共读营今日主题:第四章对有高度目标感者的深入访谈学习日期:2021.2.16今日作业:1、本章内容最感触你的是哪个内容?结合自身案例阐述为什么家庭中要培养孩子的目标感,为孩子提供一个终身追求的方向孩子的日常行为和追求的目标,是父母老师赋予的,还是自己想要去实现的?比如说考高分,认真写作业。很多小朋友觉得听话就是好孩子,这个观点却让作为妈妈的我感到担心。所以我需要一种方
贝壳上的月光
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2024-01-07 11:36
弯柳树网络学习班心得
8组9号楼燕2月16日学习心得~学贵力行,一门深入【今日
学习日志
】1,立志:志不立,无以成大事;2,力行:学一句、做一句;3,次序:圣贤,中华文化是根,传承;4.一门深入长时熏习。
cacbdd214c37
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2024-01-07 10:39
学习日志
-时间记录营2.1 计时-20200420
【精时力
学习日志
】本训练营:时间记录营今日主题:2-1计时学习日期:2020年4月20日1.
幻雪美美哒
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2024-01-07 07:51
学习日志
-4.1 精力是一切-20190325
【向成功人士学精时力课·第4.1讲
学习日志
】这是2019年3月25日“崔律精时力之成功人士精时力”系列课第4.1讲(精力是一切)的
学习日志
。
幻雪美美哒
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2024-01-06 19:30
3-6结营
【精时力
学习日志
】本训练营:2021年100天精时力营·乘法今日主题:3-6结营学习日期:2021年11月27日1、[我记]我学(客观)+我思(主观)+正反栗子+行动:1.1践行冥想与好消息【我学】感恩虫儿飞非常详细的记录了崔律讲冥想改写日清单
孔雀勇士
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2024-01-06 18:25
【周总结】富兰克林品德践行群第七期第12周 -15号
【百日目标】:1、崔律的100天精时力训练营
学习日志
打卡100天。2、午餐便当制作50天。【品德践行】:品德践行:坚毅(行动):一旦决定做一件事,就马上义无反顾的去做。
水磨雪
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2024-01-06 12:38
[
Verilog
语言入门教程] 乘法器详解 与 设计/仿真
专栏《
Verilog
》<<<<返回总目录<<<<乘法器可以分为以下5种类型:顺序乘法器(SequentialMultiplier):顺序乘法器是最简单的乘法器类型,采用逐位相乘的方法实现。
元存储
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2024-01-06 11:51
Verilog语言入门教程
Verilog
「
Verilog
学习笔记」任意奇数倍时钟分频
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点,刷题网站用的是牛客网`timescale1ns/1nsmoduleclk_divider#(parameterdividor=5)
KS〔学IC版〕
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2024-01-06 11:20
Verilog学习笔记
学习
笔记
fpga开发
Verilog
大一,如何成为一名fpga工程师?
1、数电(必须掌握的基础),然后进阶学模电(选学),2、掌握HDL(HDL=
verilog
+VHDL)可以选择
verilog
或者VHDL,建议
verilog
就行。
宸极FPGA_IC
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2024-01-06 11:18
fpga开发
fpga
硬件工程
嵌入式硬件
单片机
「
Verilog
学习笔记」编写乘法器求解算法表达式
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点,刷题网站用的是牛客网`timescale1ns/1nsmodulecalculation(inputclk,inputrst_n,
KS〔学IC版〕
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2024-01-06 07:38
Verilog学习笔记
学习
笔记
Verilog
fpga开发
【Synopsys工具使用】2.Verdi的使用
Verdi查看逻辑原理图用VCS生成波形文件并用Verdi打开 编写Makefile文件:all:findcomfind:find-name"*.v">file.listcom:vcs-full64-s
verilog
-debug_all-fsdb-ffile.list-lcom.logsim
PPRAM
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2024-01-06 04:07
Synopsys
硬件工程
硬件架构
linux
fpga开发
Synopsys
2021-02-28 个人
学习日志
荒废了3天要进入状态了今天列表清单单词ACCAchapter081小时英语语法1~2初会(会计实务和经济法)论文文献1小时高数两节01~02明天依旧打卡,要布置更多任务
ee6af8bd4c3c
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2024-01-06 00:53
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