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Vivado
基于FPGA的图像自适应阈值二值化算法实现,包括tb测试文件和MATLAB辅助验证
算法运行软件版本3.部分核心程序4.算法理论概述4.1Otsu方法4.2AdaptiveThresholding方法4.3、FPGA实现过程5.算法完整程序工程1.算法运行效果图预览2.算法运行软件版本
Vivado
2019.2matlab2022a3
简简单单做算法
·
2023-10-23 11:28
Verilog算法开发
#
图像算法
matlab
图像处理
FPGA
自适应阈值二值化
基于FPGA的图像拉普拉斯变换实现,包括tb测试文件和MATLAB辅助验证
目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程1.算法运行效果图预览2.算法运行软件版本matlab2022a
vivado
2019.23.部分核心程序
简简单单做算法
·
2023-10-23 11:57
Verilog算法开发
#
图像算法
matlab
图像处理
图像拉普拉斯变换
fpga开发
【【萌新的SOC学习之自定义IP核的学习与设计】】
的自定义IP和IP封装测试等问题参考了正点原子第六讲自定义IP核呼吸灯实验和第十九章IP封装与接口定义实验为了更好的理解自定义IP核我们先介绍一个带AXI主从接口的IP核我们可以展开AXI从接口下面开始
vivado
ZxsLoves
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2023-10-23 03:47
SOC学习
学习
tcp/ip
网络协议
KU FPGA DDR4 SDRAM仿真/板卡测试
目录前言1经验总结1.1总结1:1.2总结2:1.3总结3:1.4总结4:DDR4MIG时钟1.5总结5:DDR4SDRAM芯片与FPGA管脚绑定2、
vivado
工程文件夹结构2.1、新建
vivado
工程时的文件夹结构
工作使我快乐
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2023-10-23 02:51
FPGA基础进阶
fpga开发
FPGA学习思考过程记录:一
目录目录目录概述
VIVADO
工程文件结构FPGA基本开发流程什么是IP为什么要仿真RTLANALYSISSYNTHESISIMPLEMENTATION可执行文件bit和bin区别概述最近开始做高速ADC
硬件教练
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2023-10-23 02:50
FPGA开发
fpga
vivado
报错警告之[
Vivado
12-1017] Problems encountered:
文章目录方法一方法二方法三(作者最终解决)我们对
vivado
的程序进行综合(RunSynthesis)时,可能会出现[
Vivado
12-1017]Problemsencountered:1.Failedtodeleteoneormorefilesinrundirectory
JNU freshman
·
2023-10-22 20:51
vivado
vivado
vitis下调试Linux应用程序
在进行Linux应用程序调试前,需要做好如下准备工作:安装
Vivado
、Vitis、Peatlinux使用
Vivado
完成硬件平台,到处xsa使用Peatlinux构建Linux镜像使用Vitis创建PlatformProject
硬码农二毛哥
·
2023-10-21 05:20
Vitis
Linux
linux
fpga
[
vivado
2019.2+verilog]同步复位和异步复位tb仿真及源码
[
vivado
2019.2+Ubuntun16.04]同步复位和异步复位tb仿真及源码一、sync_reset1.新建项目由于我只仿真就不选板卡了,直接finish2.AddDesignSources文件也可以之后就是一路
王天羽同学
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2023-10-21 01:37
fpga
vivado
verilog
fpga
【关于FPGA内部die到pin的延时数据,即pin delay获取方法】
第一,生成平台Xilinx目前在用的是ISE,和
Vivado
;二者之间并不是可以互相替代的,或者说这两者不完全是迭代的关系。
hcoolabc
·
2023-10-20 21:07
FPGA
fpga开发
ZCU106 Board Interface Test (BIT)
参考:参考xpt491、xpt495、xpt497,WIN11、
vivado
2019.2收到了xilinx官方ZCU106,进行BoardInterfaceTest遇到的问题遇到问题1)、安装SiLabsCP210xUSBUARTDrivers
lwd_up
·
2023-10-20 20:57
Zynq
UltraScale+
MPSoC
经验分享
ZYNQ配置IIC接口读取eeprom和iictool使用
一,ZYNQ裸机IIC读写EEPROM(AXI_IICIP核模块读写EEPROM)1,
vivado
驱动和配置2,添加约束set_propertyIOSTANDARDLV
寒听雪落
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2023-10-19 20:59
fpga开发
基于SUMBus或I2C通信协议,使用
vivado
2017 modsim,循环执行写操作
基于SUMBus及I2C通信协议,使用
vivado
2017simulation,循环执行写操作,使用VerilogHDL代码编写,代码注释非常全面,故不再使用文字描述。
unique小酒馆
·
2023-10-19 20:27
I2C
verilog
fpga
VIVADO
关于VIO IP核(Virtual Input/Output)的使用
平台:
vivado
2017.4最近在验证一个单独的模块时,希望可以在线实时改变内部寄存器的值。经过分析发现,
VIVADO
的VIO可以完美解决我的这个问题。下面来看看官方介绍。
爱漂流的易子
·
2023-10-19 19:46
fpga开发
Verilog中function函数的使用说明
平台:
vivado
2017.4仿真:modelsin10.6d最近在看XILINX的IP仿真时,发现他们做的仿真模型里面使用了很多task和function。
爱漂流的易子
·
2023-10-19 19:46
fpga开发
Xilinx DDR4 MIG 的调试
平台:
Vivado
2021.1芯片:xcku115-flva1517-2-i(active)语言:VerilogHDL参考文件:pg150.下载地址pg150-ultrascale-memory-ip.pdf
爱漂流的易子
·
2023-10-19 19:11
fpga开发
FPGA调试问题
vivado
仿真问题调试过慢的问题在进行sim时,
vivado
总是运行在exportingIPUserfiles,遇到此种情况的办法有:1.对IP核的修改IP核generateoutputproducts
翟二狗爱学习
·
2023-10-18 11:36
fpga开发
FPGA基于1G/2.5G Ethernet PCS/PMA or SGMII实现 UDP 网络视频传输,提供工程和QT上位机源码加技术支持
协议栈UDP视频数据组包UDP协议栈数据发送UDP协议栈数据缓冲IP地址、端口号的修改TriModeEthernetMAC1G/2.5GEthernetPCS/PMAorSGMIIQT上位机和源码4、
vivado
9527华安
·
2023-10-18 10:22
菜鸟FPGA以太网专题
菜鸟FPGA图像处理专题
菜鸟FPGA
GT
高速接口
网络
fpga开发
UDP
QT
视频传输
关于
vivado
之中set_multicycle_path时钟约束设计的问题
在设计时钟约束问题之前,需要注意两个概念,一个是建立时间、一个保存时间。建立时间是指,对于一个D触发器来说,时钟到达之前,数据应该保持稳定的时间。保持时间是指,时钟到达之后,数据应该保持稳定的时间。我对于这个问题的理解是,建立时间,是在D触发器之前,需要进行组合逻辑计算的时间,包括线路的传输时间。保持时间是指,当上升沿到达之后,需要多少时间保持数据的稳定,相关数据才能被稳定准确地输出。在set_m
飞奔的大虎
·
2023-10-17 09:41
FPGA学习需要的基础能力
接口通信小项目,常用IP核,上板验证波形图读取,硬件映射思维,高效工具使用1.1.1.电子基础数电,计算机基础,其他知识边学边补1.1.2.语法verilog和VHDL,官方语法手册1.1.3.开发环境
Vivado
reg_ctrl
·
2023-10-17 06:51
FPGA
fpga开发
学习
Vivado
生成Bitstream失败的解决方法
跟着实验指导书,难得的又遇到问题了,在最后生成Bitstream的时候出错了,无法生成Bitstream。报错信息如下[DRCNSTD-1]UnspecifiedI/OStandard:4outof134logicalportsuseI/Ostandard(IOSTANDARD)value'DEFAULT',insteadofauserassignedspecificvalue.Thismayca
greedyhao
·
2023-10-17 05:25
使用JTAG更新BRAM的方法
使用的软件是
vivado
2019.2,芯片型号xilinx.com:vcu118:part0:2.0。如果和我不一样请自己在tcl脚本里面修改。引言做SOC原型
月落乌啼霜满天@3760
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2023-10-17 00:40
硬件
调试
fpga开发
verilog
经验分享
如何使用Python实现FPGA编程“自动化”
如何使用Python实现FPGA编程“自动化”之前读到过一个公众号文章,写了关于《使用Python实现
Vivado
和Modelsim仿真的自动化》,连接https://mp.weixin.qq.com/
卯【金】刀
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2023-10-17 00:09
FPGA
fpga开发
python
基于FPGA的图像高斯滤波实现,包括tb测试文件和MATLAB辅助验证
目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程1.算法运行效果图预览2.算法运行软件版本matlab2022a
vivado
2019.23.部分核心程序
简简单单做算法
·
2023-10-16 23:37
Verilog算法开发
#
图像算法
matlab
FPGA
图像高斯滤波
ZYNQ7000 #3 - Linux环境下在用户空间使用AXI-DMA进行传输
本文使用Petalinux搭建相关linux环境,在
vivado
中搭建了一个简单的PS->AXI-DMA->AXI-FIFO->AXI-DMA->PS的测试环路。
AE_小良
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2023-10-16 15:03
FPGA设计时序约束四、多周期约束
options界面c)setup与hold关系三、多周期约束场景3.1单时钟域的多周期约束3.2多周期路径与时钟相移3.3慢时钟到快时钟的多周期约束3.4快时钟到慢时钟的多周期约束四、工程示例五、参考一、背景对于
Vivado
知识充实人生
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2023-10-16 14:45
FPGA所知所见所解
fpga开发
多周期约束
时序约束
MulticycleClock
Setup
holdup
FPGA纯verilog代码实现H.264/AVC视频解码,提供工程源码和技术支持
目录1、前言免责声明2、硬件H.264/AVC视频解码优势3、
vivado
工程设计架构4、代码架构分析5、
vivado
仿真6、福利:工程代码的获取1、前言本设计是一种verilog代码实现的低功耗H.264
9527华安
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2023-10-16 11:21
菜鸟FPGA图像处理专题
FPGA视频图像编解码
fpga开发
h.264
视频解码
verilog
图像处理
Xilinx
Vivado
驱动问题:无法连接到 JTAG 接口
Xilinx
Vivado
驱动问题:无法连接到JTAG接口在使用Xilinx
Vivado
进行FPGA开发时,有时会遇到无法连接到JTAG接口的问题。这可能导致无法进行芯片编程、调试和调试等关键任务。
ByteWhiz
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2023-10-16 01:47
Matlab
fpga开发
matlab
基于
vivado
的序列检测实验
机代码testbench代码Mleay机代码behavioral波形图资源利用率:Moore机和Mealy区别:目的与要求:基本要求:利用状态机等知识,设计一个可以识别“01101”的序列检测电路;使用
vivado
小新蜡笔553
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2023-10-16 00:45
vivado
fpga开发
Vitis2021.2自定义IP无法编译BUG
Vitis2021.2包含自定义IP时无法编译BUG问题描述:使用
vivado
封装自定义IP后,使用vitis2021.2打开,创建platform无法完成build步骤,进而导致无法基于此platform
月见团子tsukimi
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2023-10-15 22:00
日常运维
bug
经验分享
自定义AXI IP核实验——FPGA Vitis篇
文章目录1.前言2.
Vivado
工程的编写2.1创建自定义IP2.2添加自定义IP到工程3.Vitis工程的编写A.工程源码下载1.前言Xilinx官方为大家提供了很多IP核,在
Vivado
的IPCatalog
BIGMAC_1017
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2023-10-15 22:00
FPGA
fpga开发
verilog
arm
Vitis HLS 构建项目并生成IP核(
Vivado
HLS)
前言VitisHLS,可以通过它,用C和C++建立和封装一个IP核,从
Vivado
2021的版本开始内置,用于替代
Vivado
HLS,由于它太新了,网上有关教程很少(2020的版本还是
Vivado
HLS
菜鸡渣渣一个
·
2023-10-15 22:00
Xilinx
FPGA开发有关
fpga开发
vivado
hls
vitis
hls
vitis使用教程
学习记录在学习ZYNQ嵌入式开发的过程中,正点原子的教程是采用SDK,而我下载的
vivado
2020.1已经变成了vitis,所以写一这篇博客,方便后续查阅。
Alex-L
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2023-10-15 22:27
Xilinx
vitis
Vitis报错:fatal error: xxx.h: No such file or directory.
Vivado
、Vitis版本:2021.1在编译工程时出现了一堆错误,第一个错误就是fatalerror:xxx.h:Nosuchfileordirectory.报错的头文件并不固定,尝试调换头文件位置
ly2lj
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2023-10-15 21:24
arm开发
fpga开发
基于FPGA的图像去雾算法实现,附带工程源码
基于FPGA的图像去雾算法实现,附带工程源码开发板:XilinxArtix-7-35T开发板;IDE:
vivado
2019.1;图像分辨率:720P;输入:HDMI视频;输出:HDMI接口输出;理论:csdn
9527华安
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2023-10-15 11:53
菜鸟FPGA图像处理专题
fpga开发
什么是
Vivado
文章目录
Vivado
设计套件
Vivado
HLS
Vivado
设计套件
Vivado
设计套件,是赛灵思(Xilinx)公司最新的为其产品定制的集成开发环境,支持BlockDesign、Verilog、VHDL
普通的晓学生
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2023-10-15 00:32
FPGA
fpga开发
vivado
基本使用流程(详细版,一步步跟着来一定能成功)
创建工程1、23、项目名称不能有空格,目录不能含有中文路径4、5、6、7、8、9、10、11、12、13、14、15、16、可以查看一下新建的文件二、设置IP核1、2、3、4、5、6、7、可以查看到生成的ip核8、找到例化模板,日常使用中可以根据需要设置。这里我们直接找到老师发的源文件,里面已经例化完成9、10、三、管脚约束1、2、3、查看手册,可以看到对应管脚4、5、6、四、时序约束1、综合2、
fpga学习者
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2023-10-15 00:59
fpga
经验分享
Vivado
的安装以及使用_入门
Vivado
的安装以及使用零.
Vivado
简要介绍
Vivado
是FPGA厂商赛灵思提供的一款EDA(ElectronicDesignAutomation)工具.在电子设计自动化方面,其主要提供了四种功能
硫酸hh
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2023-10-15 00:58
fpga开发
硬件工程
【FPGA】
Vivado
软件使用教程
目录一、创建
Vivado
工程二、创建VerilogHDL文件三、添加管脚约束四、时序约束五、生成BIT文件六、Vivido仿真七、上板再补充一、创建
Vivado
工程1、启动
Vivado
,在
Vivado
开发环境里点击
FPGA大 白
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2023-10-15 00:57
fpga
fpga开发
FPGA学习3-
Vivado
简易使用方法
一、创建
Vivado
工程1)启动
Vivado
,在Windows中可以通过双击
Vivado
快捷方式启动;linux在终端source/tools/Xilinx/
Vivado
/.....
udddhu
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2023-10-15 00:57
FPGA学习
fpga开发
vivado
使用方法(初级)
文章目录1创建新工程1.1工程创建1.2新建Verilog文件1.3仿真参考1创建新工程1.1工程创建1、首先打开Vavido软件,点击CreatProject或者在File——>Project——>New里面进行新工程的创建2、然后在弹出的界面上点击Next进入下一个界面进行项目的命名及保存位置的选择(注意保存路径不能有中文否则后面可能会引起一些不必要的错误),然后进行下一步3、选择RTLPro
an-ning
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2023-10-15 00:56
fpga开发
verilog
Vavido
Vivado
2017.4软件安装
文章目录
Vivado
2017.4软件安装一、下载
Vivado
安装文件二、
Vivado
软件安装三、证书配置四、关闭更新提示总结
Vivado
2017.4软件安装
Vivado
2017.4软件安装的详细流程以下是本篇文章正文内容一
儒雅随和锅包肉
·
2023-10-15 00:55
FPGA
深度学习
Vivado
安装教程(非常详细)从零基础入门到精通,看完这一篇就够了
Vivado
安装教程详细版{\color{Red}
Vivado
安装教程详细版}
Vivado
安装教程详细版
Vivado
安装教程详细版{\color{Red}
Vivado
安装教程详细版}
Vivado
安装教程详细版
leah126
·
2023-10-15 00:19
程序员
web
渗透测试
人工智能
程序员
学习
Vivado
基础教程
提示:文章写完后,目录可以自动生成,如何生成可参考右边的帮助文档文章目录前言一、创建项目二、添加设计文件代码三、综合四、添加约束文件五、上板5.1、生产比特流文件5.2、硬件调试前言本文详细的讲述了
vivado
电子纯纯
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2023-10-15 00:49
fpga开发
Vivado
开发技巧
目录1.STA1.1.同步器1.2.ReportTimingSummary2.编译2.1.一直卡在route_design问题3.综合3.1.Report利用率报告`report_utilization`功耗报告`report_power`拥塞`report_design_analysis-congestion`时序违例路径`report_design_analysis-max_paths50-s
Starry丶
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2023-10-15 00:46
数字IC设计方法学
fpga开发
数字IC
Vivado
安装教程(非常详细),从零基础入门到精通,看完这一篇就够了
现在
Vivado
已经更新到2022.2了,据说运行程序可以比之前快好多,而且也支持一些新出的元器件,本着好奇的原则,下载下来看看好不好用。
Python_chichi
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2023-10-15 00:45
互联网
程序员
职业发展
网络安全
安全
系统安全
FPGA设计入门:
Vivado
综合简介
FPGA设计入门:
Vivado
综合简介FPGA是一种基于可编程逻辑器件的数字电路设计技术,可以通过编程实现各种电路功能。
追逐程序梦想者
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2023-10-15 00:11
fpga开发
matlab
【
Vivado
HLS Bug】Ubuntu环境下
Vivado
HLS导出IP报错:HLS ERROR: [IMPL 213-28]
ExportIPInvalidArgument/RevisionNumberOverflowIssue(Y2K22)(xilinx.com)一.问题描述:在Ubuntu20.04环境中使用
Vivado
HLS
LionelZhao
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2023-10-14 18:47
踩坑记录
bug
基于FPGA的图像拼接算法实现,包括tb测试文件和MATLAB辅助验证
.算法运行软件版本3.部分核心程序4.算法理论概述4.1理论概述4.2本课题功能简述5.算法完整程序工程1.算法运行效果图预览将FPGA的拼接结果导入到matlab,显示结果如下:2.算法运行软件版本
vivado
2019.2matlab2022a3
简简单单做算法
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2023-10-14 15:51
Verilog算法开发
#
图像算法
matlab
FPGA
图像拼接
ZYNQ | AXI DMA数据环路测试
利用AXIDMA进行批量数据环路的测试背景软硬件平台原理概述工程搭建1.新建一个
vivado
工程2.创建blockdesign①zynqip核的添加与配置②AXIDMAip核的添加与配置③AXI4-StreamDataFIFO
褪色者Ash
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2023-10-14 02:04
zynq
fpga
S02-CH21 利用AXI DMA进行批量数据环路测试
软件版本:
VIVADO
2017.4操作系统:WIN1064bit硬件平台:适用米联客ZYNQ系列开发板米联客(MSXBO)论坛:www.osrc.cn答疑解惑专栏开通,欢迎大家给我提问!!
yundanfengqing_nuc
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2023-10-14 02:04
AX7100开发板
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