Vivado

FPGA：实现快速傅里叶变换（FFT）算法

在一位前辈的建议下，我开始转换我的思维，从科研心态转变为先用起来，于是我关掉我的推导笔记，找了一篇叫我用Verilog写FFT的视频B站-使用Verilog写FFT，跟着他先让代码跑起来，然后再择需深入使用软件：vivado
崽崽今天要早睡·2023-11-29 00:46

vivado工程复制后报错[Common 17-1294] Unable to create directory 解决过程及方法

描述：vivado工程从一台电脑复制到另一台电脑里后，在进行综合时会报错“[Common17-1294]Unabletocreatedirectory[......”。
普安克山图格·2023-11-29 00:39

一些FPGA和vivado中的简写&词汇

记录一些学习FPGA和使用vivado时遇见的简写和词汇，方便自己查找。
普安克山图格·2023-11-29 00:39

Vivado IP核被锁的解除方法

在使用vivado进行开发时，我们经常会用到别人的工程，如果我们更改工程所使用的芯片型号（Vivado工程导入IP核的原工程和当前工程的FPGA开发板不一致），或者别人的工程所用到的vivado版本与我们不一致时
普安克山图格·2023-11-29 00:34

Hobbit玩转Zynq MPSoC系列之1：VCU解码+DP显示

ZynqMPSoC的PS部分自带DP显示单元，从Vivado到Petalinux对其都做到了完美、透明的配置
Humph-Hobbit·2023-11-28 07:59

FPGA中的防止扇出优化——max_fanout命令

vivado自带很多命令帮助编译器更好的实现设计者的想法，用得好会变成开发利器。比如，max_fanout命令，本身是用来约束扇出，减少布线拥塞的常用命令。
你的信号里没有噪声·2023-11-28 07:22

SP605官方开发板不能扫到链的问题

很早之前的板子，近些天需要重新搞FPGA，所以又拿出来，应该以前都是在win7下开发，现在都win10了，vivado都不支持sp6，所以先得下载一个14.7版本，但是出现了新的问题，就是不能扫到链。
chinxue2008·2023-11-27 02:58

ZYNQ嵌入式开发基础教程

文章目录1.ZYNQ嵌入式系统1.1开发流程1.2ZYNQ嵌入式最小系统2.硬件设计2.1创建Vivado工程2.2使用IPIntegrator创建ProcessorSystem2.3生成顶层HDL2.4
XYJ_Tiger·2023-11-26 18:13

解决win11系统下vivado使用RTL分析闪退、小蓝熊easy anti chat无法启动问题

最近在接触使用vivado时被这个软件庞大的包体和繁多的报错搞得焦头烂额，经过多次尝试，我解决了两个困扰我许久的关乎软件正常使用的问题，将解决办法分享给大家。
半命仙·2023-11-26 15:34

vivado调试核ILA使用技巧

  ILA（IntegratedLogicAnalyzer）IPCore是vivado的调试核，具体如何创建、调用就不详说了。这里主要记录一个ILA的使用技巧，可以大大提高调试效率。  
今朝无言·2023-11-26 13:57

Xilinx Picoblaze 使用介绍

本文以Vivado软件来介绍Picoblaze，如果你选择的器件是Spartan-6或更早器件，那请采用ISE软件。
jokeshe·2023-11-26 13:54

FPGA纯verilog代码解码CameraLink视频，附带工程源码和技术支持

目录1、CameraLink视频协议简介免责声明2、目前我已有的CameraLink收发工程3、FPGA实现CameraLink视频解码4、vivado工程介绍5、福利：工程源码获取1、CameraLink
9527华安·2023-11-25 23:13

Xilinx Zynq-7000系列FPGA实现视频拼接显示，提供两套工程源码和技术支持

VideoMixer介绍4、工程代码1：2路视频拼接HDMI输出PL端FPGA逻辑设计PS端SDK软件设计5、工程代码2：4路视频拼接HDMI输出PL端FPGA逻辑设计PS端SDK软件设计6、工程移植说明vivado
9527华安·2023-11-25 23:41

vivado产生报告阅读分析20-QOR

ReportQoRSuggestionsreport_qor_suggestions命令是处理QoR建议对象时使用的主要命令。QoR建议对象会创建命令和属性来改善设计的时序性能（欲知详情，请参阅QoR建议）。report_qor_suggestions命令可执行两项任务：1.报告QoR建议对象2.生成新QoR建议对象在综合后的任意阶段都能在设计上运行此命令。此节中还提供了有关使用write_qor
cckkppll·2023-11-25 14:05

vivado产生报告阅读分析21

其他命令选项•-of_objects：启用特定建议的报告。在此模式下运行时，report_qor_suggestions不会生成新建议。此命令可快速执行，读取RQS文件后，此命令可用于查看其中包含的建议。其使用示例如下所示：report_qor_suggestions-of_objects[get_qor_suggestions]•-cells：为执行的分析更改顶层单元。默认值为设计顶层。1\写入
cckkppll·2023-11-25 14:05

vivado产生报告阅读分析19-设计收敛报告

ChallengingTimingPaths“ChallengingTimingPaths”（时序收敛困难的路径）部分列出了“AssessmentDetails”（评估详情）部分中未能通过检查的时序路径的关键属性。默认情况下，该命令会对每个时钟组中的100条失败的路径进行评估。它会分析下列因素：•信号线预算•LUT预算•时钟偏差下图显示了“Net/LUTBudget”（信号线/LUT预算）报告的示
cckkppll·2023-11-25 14:34

vivado产生报告阅读分析22

“Advanced”选项卡“Advanced”（高级）选项卡如下图所示。在“Advanced”选项卡中提供了以下字段：•“Report”（报告）：选中“Advanced”选项卡中的“CellstoAnalyze”（待分析的单元）选项即可指定要使用的分层单元。单击右侧“Browse”（浏览）按钮即可打开搜索对话框，并查找单元对象。该选项用于将时序和复杂性分析限制在报告范围内。•“FileOutput
cckkppll·2023-11-25 13:32

2.Vivado软件基础操作

MATLAB教程目录---------------------------------------------------------------------------------------XilinxVivado
fpga和matlab·2023-11-24 11:08

HLS基础issue

hls是一个用C/c++来开发PL，产生rtl的工具hls是按照rtlcode来运行的，但是rtl会在不同器件调用不同的源语；可能产生的ip使用在vivado另外一个器件的话会存在问题；Hls：vivadoip
黄埔数据分析·2023-11-24 07:31

Zynq-7000系列FPGA使用 Video Processing Subsystem 实现图像缩放，提供工程源码和技术支持

图像处理方案FPGA图像缩放方案自己写的HLS图像缩放方案3、设计思路详解VideoProcessingSubsystem介绍4、工程代码详解PL端FPGA逻辑设计PS端SDK软件设计5、工程移植说明vivado
9527华安·2023-11-23 17:46

Xilinx Zynq-7000系列FPGA任意尺寸图像缩放，提供两套工程源码和技术支持

设计思路详解HLS图像缩放介绍4、工程代码1：图像缩放HDMI输出PL端FPGA逻辑设计PS端SDK软件设计5、工程代码2：图像缩放LCD输出PL端FPGA逻辑设计PS端SDK软件设计6、工程移植说明vivado
9527华安·2023-11-23 17:08

FPGA设计时序约束九、others类约束之Group Path

目录一、序言二、GroupPath2.1基本概念2.2设置界面2.3命令语法2.4命令示例三、工程示例四、参考文件一、序言在Vivado的时序约束窗口中，存在一类特殊的约束，划分在others目录下，可用于设置忽略或修改默认的时序路径分析
知识充实人生·2023-11-22 20:17

vivado时序报告导出保存及导入方法

在vivado中，如果想要保存某次生成的时序报告以便于下次进行对比，可以尝试将时序报告导出后保存，下次对比时导入即可。
weixin_42705638·2023-11-22 20:32

Vivado时序分析工具使用 ----基准时钟、生成时钟、虚拟时钟

  前面的博客中，介绍了有关时序分析的基础，光说不练可不行,接下来的博客就对Vivado的时序分析工具操练一番。所使用的工程是一个以太网收发数据的工程。
black_pigeon·2023-11-22 20:30

vivado时序分析

vivado时序分析1.Tsu问题常见原因及解决方法1.1组合逻辑过于庞大复杂组合逻辑过大时会增加信号的到达时间。解决方式：1.如果设计允许，可以添加多周期路径。
拉钩上吊一百年·2023-11-22 20:30

vivado时序报告简介

1、首先在工程编译完，产生bit文件后，由PRJSummary可以简单看到时序情况。像下图中出现“最差路径”延时达到1ns以上，一般这种情况是由跨时钟域信号引起的。2、打开时序报告进一步分析3、异步时钟域处理打开时序报告后，一般分成两类时序问题：相同时域内的时序问题、跨时钟域的时序问题。如下图所示。针对跨时钟域的时序问题，如果代码中作了信号的跨时钟域处理、或者是快时钟域的寄存器信号总线回读的情况，
工作使我快乐·2023-11-22 20:59

vivado产生报告阅读分析7-时序报告3

1、“TimingSummaryReport”详情“TimingSummaryReport”（时序汇总报告）包含下列部分：•“GeneralInformation”部分•“TimerSettings”部分•“DesignTimingSummary”部分•“ClockSummary”部分•“MethodologySummary”部分•“CheckTiming”部分•“Intra-ClockPaths
cckkppll·2023-11-22 20:58

vivado产生报告阅读分析8-时序报告4

1、“MethodologySummary”部分“TimingSummary”（时序汇总）报告的“MethodologySummary”（方法论汇总）部分包含方法论违例表格。在“MethodologySummary”右侧报告的是违例总数。类别名称前的图标表示需要复查的“Error”（错误）或“CriticalWarning”（严重警告）。红色图标表示最高严重性“Error”，橙色图标表示“Crit
cckkppll·2023-11-22 20:58

vivado产生报告阅读分析16-时序报告12

1、复查时钟域交汇报告的各部分内容在GUI模式下，默认将生成三个部分：•按时钟对汇总•按类型汇总•详情报告各汇总部分提供了需复查并且可能需更改设计的问题概览。这些部分可用于浏览严重性最高的违例，在“DetailedReport”（详情报告）部分中包含了相关附加信息。2、按时钟对汇总在“Summary(byclockpair)”（按时钟对汇总）部分中，提供了有关2个时钟之间的CDC路径数量以及这些路
cckkppll·2023-11-22 20:58

vivado产生报告阅读分析5-时序报告1

1、ReportTiming综合后，在流程中可随时查阅“ReportTiming”（时序报告）以查看特定时序路径，对“ReportTimingSummary”（时序汇总报告）中报告的时序问题进行进一步调查，或者报告特定时序约束的有效性和覆盖范围。“ReportTiming”并不涵盖“PulseWidth”（脉冲宽度）报告。从Tcl控制台或从GUI运行时，可使用-cells选项将此时序报告限定为一个
cckkppll·2023-11-22 20:57

vivado时序分析 实例

vivado时序分析实例建立余量保持余量实例分析建立余量保持余量实例分析环境：Vivado2019.2芯片型号：xc7z020clg484-2举例子说明怎么使用ReporteTimingSummary建立源工程
Bunny9__·2023-11-22 20:27

vivado产生报告阅读分析15-时序报告11

ReportClockDomainCrossings“ClockDomainCrossings(CDC)”（时钟域交汇）报告可对设计中的时钟域交汇执行结构分析。此信息可用于识别潜在不安全的CDC，此类CDC可能导致亚稳态或数据一致性问题。虽然CDC报告与“ClockInteraction”（时钟交互）报告类似，但CDC报告侧重于结构及其时序约束，不提供有关时序裕量的信息。从Tcl控制台运行时，可使
cckkppll·2023-11-22 20:24

zynq+LWIP 裸机双网口实现（MIO+EMIO）+程序下载

一、简介：为实现Zynq裸机双网口通信功能，其中ENET0连接PS端网口，ENET1通过EMIO扩展连接PL端网口二、环境介绍芯片型号：ZYNQ:XC7Z010clg400开发软件：Vivado2022
自由蝶鸟·2023-11-22 17:24

ADRV9002官方例程开发过程中遇到的问题

开发环境：Vivado2021.2HDL版本：hdl_2021_r2GitHub-analogdevicesinc/hdlathdl_2021_r2no-OS版本：no_OS-2021_R2GitHub-analogdevicesinc
nwpu061701·2023-11-22 11:08

Vivado ILA 使用问题记录

1.打开HardwareManager，RunTrigger后无波形输出，RunTriggerImmediate后出现一个数据，但Corestatus处于Post-Trigger状态，没有采集到足够的数据。对于这种情况，尝试降低JTag频率，但是没有效果。后来查阅文献，重新在Synthesis->SetUpDebug中修改了datadepth（从2048降低到1024），再次调试打开Hardwar
nwpu061701·2023-11-22 11:38

Ubuntu安装ISE14.7与Vivado2018.2

安装如果虚拟机卡住配置语言安装vscode其他2.安装与配置ISEVMWare打开共享文件功能ISE安装修改.bashrcISE证书ISE安装cabledriver补充：修改CHIPSCOPE打开配置3.安装与配置Vivado
Solariany·2023-11-22 11:01

vivado产生报告阅读分析13-时序报告9

1、ReportExceptions在综合后的流程中可随时使用“ReportExceptions”（例外报告）命令。“ReportException”命令用于报告以下信息：•在设计中已置位并且影响时序分析的所有时序例外•在设计中已置位但由于被其他时序例外覆盖而被忽略的所有时序例外“ReportException”命令分析的时序例外包括（按优先级顺序）：•时钟组•伪路径•最大/最小延迟•多周期路径“
cckkppll·2023-11-22 01:05

vivado产生报告阅读分析14-时序报告10

VivadoIDE中的例外报告“ReportExceptions”对话框在AMDVivado™IDE中，选择“Reports”→“Timing”→“ReportExceptions”（报告>时序>例外报告
cckkppll·2023-11-22 01:03

万字长文解析DDS+FIR滤波器FPGA实战（基于VMWare+Ubuntu22+Vivado+Zynq7000@AX7020）

VivadoforLinux环境配置（基于VMWare+Ubuntu22）与DDS+FIR滤波器实战目录Ubuntu22部署与虚拟机必要配置Linux版本比较VMWare共享文件夹配置（※）VMWare
苍月承影·2023-11-22 00:27

UG900 Vivado Design Suite User Guide：Logic Simulation Chapter7.4.3Code Coverage Support

AMDVivado™模拟器目前支持四种类型的代码覆盖：line,branch,condition和toggle。当您为任何代码覆盖率类型启用代码覆盖率时，该工具会自动生成一个代码覆盖率数据库。
一只迷茫的小狗·2023-11-21 01:06

vivado产生报告阅读分析9-时序报告5

1、复查时序路径详情大部分内容均可展开以显示按时钟对组织的路径。对于每个“Setup”、“Hold”和“PulseWidth”子部分，您可查看已报告的N条最差路径。选中其中任意路径即可在“PathProperties”（路径属性）窗口（“Report”（报告）视图）中查看更多详细信息。要访问每条路径的更多分析视图，请执行以下操作：1.在正确的面板内右键单击路径。2.从弹出菜单中选择下列选项之一：•
cckkppll·2023-11-20 21:19

vivado产生报告阅读分析10-时序报告6

1、“TimingSummaryReport”详情“BusSkewReport”（总线偏差报告）包含下列部分：•“GeneralInformation”部分•“Summary”部分•“SetBusSkew”部分“GeneralInformation”部分“TimingSummary”（时序汇总）报告的“GeneralInformation”（常规信息）部分可提供如下内容的相关信息：•设计名称•所选
cckkppll·2023-11-20 21:19

vivado产生报告阅读分析11-时序报告7

1、时钟对裕量表矩阵下的该表提供了源/目标时钟对的建立/恢复和/或保持/移除的时序裕量的完整概览。它还显示了有关最差路径、公共基准时钟和约束状态的路径要求的实用信息。数据排序多次单击列标题即可对表中数据按值递增或递减顺序进行排序。选择单元格与行选择矩阵中的单元格会交叉选择下表的特定行。选中表格中的某一行将高亮显示以上矩阵中的某个单元格。表格中的列表格中包含以下列：•“ID”：当前显示的源/目标时钟
cckkppll·2023-11-20 21:19

vivado产生报告阅读分析12-时序报告8

1、“ReportDatasheet”对话框在AMDVivado™IDE中，选择“Reports”→“Timing”→“ReportDatasheet”（报告>时序>数据手册报告）即可打开“ReportDatasheet
cckkppll·2023-11-20 21:39

高版本Vivado和Linux 4.x内核移植Digilent Driver

移植环境Vivado2022.2Ubuntu22.04petalinux2022.2Linux内核4.14（xilinx-linux-2018.3）linux-digilent主要问题https://github.com
爱学习的诸葛铁锤·2023-11-20 16:50

VivadoAndTcl: read_ip

读取一个或多个ip核文件。#举例如下read_ipC:/testIp/CharFifo.xciread_ip{C:/testIp/CharFifo0.xcixC:/testIp/CharFifo1.xcix}需要注意的是，在non-project模式中，需要使用synth_ip或者generate_target命令生成工程所需的文件。
Unknown_Fighter·2023-11-20 11:56

VivadoAndTcl: synth_ip

对一个ip核生成综合网表。synth_ip[get_ipsCharFifo]-force-force是强制生成网表文件，无论是否已经生成过。需要注意的是，synth_ip命令是对IP核进行OOC综合操作，那ip核必须要在生成时指定其综合方式为OOC模式。可以使用以下代码来一次性综合多个ip核。synth_ip[get_ips]-force
Unknown_Fighter·2023-11-20 11:56

VivadoAndTcl: read_verilog

读一个或者多个verilog文件。#举例如下read_verilogC:/Data/FPGA/TopModule.vread_verilog{C:/Data/FPGA/TopModule.vC:/Data/FPGA/InitModule.v}read_verilog-sv{C:/Data/FPGA/CalModule0.svC:/Data/FPGA/CalModule1.sv}需要注意的是，当在读
Unknown_Fighter·2023-11-20 11:56

vivado仿真崩溃后，C盘空间被大量占用的解决办法

在升级vivado2021版本后，仿真经常容易出现崩溃的现象，就是跑着跑着图形界面挂掉了，这时候查看进程是可以看到还是有vivado进程在运行的，但是跑着跑着就会出现C盘空间不够了的情况，这个时候去这条路径下找大文件删掉即可
Unknown_Fighter·2023-11-20 11:26

VivadoAndTcl: namespace

命名空间，其实际是一系列变量和过程的合集，从而让TCL解释器能够对这些变量和过程进行分类管理。#声明如下namespaceevalns0{procprint{}{puts"TclProc0"}procadd{ab}{return[expr{$a+$b}]}}namespaceevalns1{procprint{}{puts"TclProc1"}procsub{ab}{return[expr{$a-
Unknown_Fighter·2023-11-20 11:50
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