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Linux
xilinx；
FPGA开发——vivado使用及
xilinx
Artix7开发笔记
小生才疏学浅，孤陋寡闻，下文若有不当之处，还请赐教一、vivado开发1、error1、synth8-5535?clk100hasillegalconnectionXvendor=%sXleid=%dXhiername=%s"解决：从引脚输入的clk100不可以直接作为多个模块的输入信号2、关于microblaze使用microblaze是内嵌在FPGA中的软核，一个工程文件可设置多个micrab
KGback
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2020-07-14 19:37
电子
xilinx
官网下载vivado速度慢的解决方法（适用于所有版本）
1.进入
xilinx
官网，选择需要下载的vivado版本，我选择下载VivadoHLx2017.4:AllOSinstallerSingle-FileDownload(TAR/GZIP-16.17GB)
不吃老鼠的猫159
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2020-07-14 19:43
vivado
ZYNQ的学习记录 - SOC(2.5) SDK库函数
工程建完后可以找到bsp文件夹：在bsp文件夹中的libsrc中可以看到
xilinx
给我提供的官方库函数，找到gpiopo文件夹：文件夹内有gpio控制的、初始化的、中断的等等。
全栈程序汪
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2020-07-14 19:54
学习记录/随笔
FPGA/Verilog语言
PYNQ初体验--AXI_GPIO实验
PYNQ上跑的一个AXI_GPIO小例程PYNQ简介PYNQ是什么PYNQ是一个新的开源框架，使嵌入式编程人员能够在无需设计可编程逻辑电路的情况下即可充分发挥
Xilinx
ZynqAllProgrammableSoC
来不及了，快上车
·
2020-07-14 18:03
PYNQ
ZYNQ搭建Qt+OpenCV开发环境
开发环境：ubuntu14.04zynq7020开发板1、安装交叉编译器1、
xilinx
开发环境Linux版本的Vivado中的SDK自带交叉编译器，可以选择安装Linux版本的vivado。
第一次遇见你
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2020-07-14 17:02
综合篇（四）：Vivado中Global和Out-of-context(OOC)综合模式
1.创建综合运行一个“运行”（Run）是指定义和配置综合过程中的各个方面，包括：使用的
Xilinx
器件、应用的约束集、启动单个或多个综合的选项、控制综合引擎结果的选项。
风中少年01
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2020-07-14 17:06
Vivado
Xilinx
PCIE DMA 仿真环境搭建
xapp1052DMA仿真4.1testcase4.2配置cfg_bus_mstr_enable4.3WRDMA仿真4.4RDDMA仿真1、前言在阅读本文之前，建议刚接触PCIE的读者，请按顺序逐一阅读下面几个内容：五、
Xilinx
PCIECORE
工作使我快乐
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2020-07-14 17:26
FPGA基础进阶
传统方式移植linux到zynq
gcc:petalinux-2017.4自带的u-boottag:
xilinx
-v2017.1vivado:2017.4downloadu-bootgitclonehttps://github.com/
qq_21353001
·
2020-07-14 17:38
zynq
ubuntu16.04安装Vivado 2016.4产生crash或SDK无法启动的解决方法
见官方回答：https://www.
xilinx
.com/support/answers/66184.htm
weixin-huiye2431
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2020-07-14 16:14
NetFPGA
NetFPGA-SUME10G以太网接口仿真问题
NetFPGA-SUME使用的是
Xilinx
的10G子系统IP核心该IP核心包含了PCS/PMA核和MAC核，方便使用，有样板工程，很有意思的是官方根据是否包含sharelogic分别提供了两个样板工程
weixin-huiye2431
·
2020-07-14 16:14
NetFPGA
Zedboard(一)开发环境Vivado
Vivado是
Xilinx
（赛灵思）公司出品的开发软件平台，适用于Zedboard开发板。
pro_HE
·
2020-07-14 16:35
petalinux 编译，源码编译
1.测试环境Ubuntu16.04PetaLinux2019.1PetaLinux2019.1ZCU106BSPZCU1062.PetaLinux介绍PetaLinux是
Xilinx
基于Yocto推出的
newnewman80
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2020-07-14 15:57
linux
基础知识
XILINX
FPGA VAVADO设计要点
XILINX
FPGAVAVADO设计要点
XILINX
FPGAVAVADO设计要点Version-20190521by-chenjunqq：1719577901一、Timingconstraints分离LOC
myloveisyoucj
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2020-07-14 15:15
xilinx
fpga
Vivado HLS中指针作为Top函数参数的处理
指针作为C语言精华，对于软件设计者比较好理解，但是在
xilinx
vivadoHLS高级语言综合的设计中，由于其综合后对应的硬件元素难以用软件的概念解释，常常令程序设计者和VHLS工具使用者头痛。
luotong86
·
2020-07-14 14:50
Vivado
HLS
zynq zc706 Linux系统移植笔记
1、uboot源码zynqu-bootgithub地址：https://github.com/
xilinx
2、zynq下启动流程3、uboot编译#makedistclean#makezynq_zc702
星月夜语
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2020-07-14 14:51
Linux系统&移植
Xilinx
vivado 在64bit linux 环境在的安装（opensuse）
安装vivado2017版，webpack版本。这几天反反复复装了好几次，但是基本都卡在generatinginstalleddevicelist这一步。查看log文件，并未发现错误提示。查看xsetup脚本，发现viavdo要在root权限下运行，如果sudo提权运行的话，会出现卡在某个界面的情况（少）。查看setupLibTinfo脚本，这个脚本说了一些需要的基本动态链接库，如libtinfo
chenbixi
·
2020-07-14 14:26
Fpga
仿照ZEDboard设计板子调试
首先是用了一个2百块的
Xilinx
USBcable，Vivado上直接报错，找不到server。
水田在奋斗
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2020-07-14 14:20
Zynq
调试
vivado新建工程时的小记录
vivado是
xilinx
FPGA的IDE，现在新器件基本就用这个工具来开发了，ISE已不更新了！刚接触vivado时发现它比较啰嗦，生成的文件夹和无用文件太多，到现在为止，我还是这样觉得！
mkelehk
·
2020-07-14 14:27
FPGA
Vivado下config属性的设置
文章目录在XDC中设置属性IDE中设置AR在XDC中设置属性点开“LanguageTemplates”，参考
xilinx
给出的范例进行设置#AnexampleXDCwiththedefaultsettingsset_propertyBITSTREAM.CONFIG.BPI
山音水月
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2020-07-14 13:20
#
Vivado
FPGA IO delay and 全局输入缓冲
Xilinx
器件IO部分都有IDELAYCTRL，很多从Altera转过来的工程师都很疑惑它的用法和作用.IDELAYCTRL是IO的一个模块，在vivado设备可以看到它的位置，一般是按照bank来分布
lijq94
·
2020-07-14 13:04
xilinx
的ip AXI Quad SPI 使用寄存器传输数据及协议介绍
SPI协议介绍很多芯片都需要用到SPI协议进行配置，关于SPI协议有很多介绍。本人觉得下面介绍比较好，放在下方（侵权告知会删除）SPI和IIC对比https://blog.csdn.net/ce123_zhouwei/article/details/6878547其英文原文地址：http://www.byteparadigm.com/applications/introduction-to-i2c
lijq94
·
2020-07-14 13:33
vivado中TCL的使用
Tcl介绍Vivado是
Xilinx
最新的FPGA设计工具，支持7系列以后的FPGA及Zynq7000的开发。与之前的ISE设计套件相比，Vivado可以说是全新设计的。
kobesdu
·
2020-07-14 13:59
zynq
ZYNQ学习之路
有关Lattice Diamond的若干bug
相信很多玩FPGA的朋友都听过Altera和
Xilinx
，但却很少听说Lattice。目前，Lattice已经被CanyonBridgeCapitalPartners收购了。
队长-Leader
·
2020-07-14 13:19
FPGA
Ubuntu 18.04 安裝
Xilinx
Vivado 2018.02
Ubuntu18.04安裝
Xilinx
Vivado2018.02UbuntuDesktop18.04Ubuntu18.04官方下載點
Xilinx
Vivado2018.02這檔案極大
Xilinx
Vivado2018.02
k50402k
·
2020-07-14 13:19
xilinx
10GbE ipcore
xilinx
10GbEipcore主要有axi4-streamdata-path和axi4-litecontrol-path，这两口都是接在MAC上，pcs/pma和mac通过xgmii接口和mdio接口连接
jun7118
·
2020-07-14 12:53
国产ZYNQ Linux开发环境搭建步骤
1、背景介绍目前国产ZYNQ采用的是复旦微电子的FMQL系列，该FMQL系列中两款芯片中FMQL10S400对标的
Xilinx
的7010，FMQL45T900对标的是
Xilinx
的7045。
Felven
·
2020-07-14 12:14
Felven在职场
VIVADO XDC约束注意事项
原文地址：http://
xilinx
.eetrend.com/d6-
xilinx
/blog/2016-06/10241.html在ISE时代，使用的是UCF约束文件。
知芯科技
·
2020-07-14 12:57
FPGA
DDR4 MIG IP核 FPGA使用及读写测试
**前言**
Xilinx
提供了这样的IP核，名为MIG（MemoryInterfaceGenerator），它可以为提供DDR3、DDR4等多种存储器提供接口。
知芯科技
·
2020-07-14 12:56
DDR4
xilinx
ILA抓波形后存储和查看方式
ILA抓取PCIEcore的axi接口信号的波形： Currently, the only way to upload captured data from an ILA core and save it to a file is tousethefollowingTclcommand:write_hw_ila_datamy_hw_ila_data_file.ila[upload_hw_ila_d
idleperson
·
2020-07-14 11:42
fpga开发流程
modelsim添加vivado仿真库的方法
由于vivado自带仿真工具运行速度较慢，有时候需要在modelsim环境下仿真
xilinx
的ip，因此需要将
xilinx
的ip重新编译并添加至modelsim。
gooyin
·
2020-07-14 10:12
技术-硬件
Xilinx
MIG IP核配置及仿真
之前介绍了AlteraDDRIP核的使用及仿真，今天再介绍下
Xilinx
DDR控制器MIGIP核的例化及仿真。
romme426
·
2020-07-14 10:28
FPGA
Xilinx
FPGA引脚官网以及导入Excel编辑
在工程中，不可避免地需要分配管脚和经常查阅引脚信息，所以将
Xilinx
FPGA引脚相关信息整理：
xilinx
官方，关于fpga管脚的网址如下：https://china.
xilinx
.com/support
followless
·
2020-07-14 10:10
FPGA
Xilinx相关
xilinx
的vivado ip生成时候globe和out ofcontex per ip选项区别
在使用
xilinx
的vivado生成ip时候，有一个globe和outofcontexperip的选项，如下图：那么，选择哪一个呢？
followless
·
2020-07-14 10:10
FPGA
Xilinx相关
vivado 开发教程(三) 在SDK中创建应用工程
vivado开发教程汇总,查看教程的其他内容.导出硬件平台选择菜单"File|Export|ExportHardware...",点击"OK",导出硬件平台.选择菜单"File|LaunchSDK",打开
Xilinx
SDK
falwat
·
2020-07-14 10:50
FPGA
开源wujian100-modlesim仿真
由于wujian100没有使用
xilinx
ip（我看ram'是使用触发器数组写的），所以可能可以不编译
xilinx
的仿真库。我电脑上
xilinx
仿真库是编译好且放到了modelsim.
design_logic
·
2020-07-14 09:48
RISCV
最新
Xilinx
vivado IP许可申请
xilinx
的fpga使用vivado开发，zynq系列fpga的SOC开发成为主流，加快fpga开发，也进一步提高了fpga开发的灵活性。
dayinzhao2777
·
2020-07-14 09:42
xilinx
_platform_cable_usb locked by another hw_server
ubuntu虚拟机vivado2017.4ALINX
xilinx
_platform_cable_usblockedbyanotherhw_server使用ubuntu虚拟机安装2017.4，使用ALINXJTAG
dahuzi419
·
2020-07-14 09:42
FPGA
三款LVDS ADC的使用总结
对于
xilinx
7系列的FPGA，DDR模式
小翁同学
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2020-07-14 09:42
Xilinx
可变长度移位寄存器IP深度导致的延迟问题
前言对于
xilinx
移位寄存器IP的使用而言，其内部为SLR16/SRL32实现。当位深小于32时，其可变延迟是正确的。当大于32，其可变延迟为相同延迟加1。
小翁同学
·
2020-07-14 09:42
【VIVADO使用1】设计流程介绍（重点是project mode和non-project mode）
1.vivado介绍vivado用于
xilinx
fpga的设计和验证，VIVADO除了支持传统的rtltobitfile的设计流程（即输入是rtl代码，通过集成后，用vivado来产生bitfile），
carlsun80
·
2020-07-14 08:54
FPGA
【SDK使用】sdk print方式
xilinx
sdk自带有很多打印函数（xil_printf,printf等），所有的打印函数其实都是调用outbyte函数（xil_printf.c）来打印信息，outbyte函数其实是调用了ps侧的uartsendbyte
carlsun80
·
2020-07-14 08:54
FPGA
vivado mig IP的仿真
FPGA开源工作室将通过五篇文章来给大家讲解
xilinx
FPGA使用migIP对DDR3的读写控制，旨在让大家更快的学习和应用DDR3。
微信公众号：FPGA开源工作室
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2020-07-14 07:52
FPGA
DDR3
xilinx
verilog 语法技巧(二)--综合属性
xilinx
verilog语法技巧(二)–综合属性在VivadoDesignSuite中，Vivado综合能够合成多种类型的属性。在大多数情况下，这些属性具有相同的语法和相同的行为。
微信公众号：FPGA开源工作室
·
2020-07-14 07:21
FPGA
FPGA语法
【vivado约束学习二】 IO延时约束
Xilinx
Vivado集成设计环境（IDE）仅在FPGA边界内识别时序，因此必须使用以下命令指定超出这些边界的延迟值：1，set_input_delay2，set_output_delay2输入延迟（
微信公众号：FPGA开源工作室
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2020-07-14 07:49
FPGA
Vivado中
xilinx
_BRAM IP核使用
Vivado2017.2中BRAM版本为BlockMemoryGeneratorSpecificFeatures8.3BRAMIP核包括有5种类型：Single-portRAM单端口RAMSimpleDual-portRAM简单双端口RAM（A写数据B读数据）TrueDual-portRAM双端口RAMSingle-porROM单端口ROMDual-portROM双端口ROMBRAM核支持两种总线
asd741853
·
2020-07-14 07:39
Xilinx
Petalinux定制rootfs
petalinux-v2018.2rootfs配置开发用到的常用工具，使能如下选项，libgcc-
xilinx
和libgcc-
xilinx
-dev两个库是为了添加libgcc_s.so.1，来使用pthread_exit
黑客三遍猪
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2020-07-14 06:51
linux内核与驱动开发
[
Xilinx
FPGA] #5 Vivado 工程文件的结构
project_name.cache：Vivado软件的运行缓存project_name.hw：所有波形文件project_name.ip_user_files：用户关于IP的文件project_name.runs：编译与综合结果，.\impl_1文件夹中的.bin和.bit即为编译生成的可执行文件project_name.sdk：SDK环境代码，一般是ZYNQ设计中关于PS端的代码project
Zenor_one
·
2020-07-14 06:10
[Xilinx
FPGA]
关于xapp1171源码工程恢复的方法
xapp1171文档官方链接：https://www.
xilinx
.com/support/documentation/application_notes/xapp1171-pcie-central-dma-subsystem.pdf
R@
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2020-07-14 05:47
Xilinx
FPGA
Vivado各个过程产生的文件与ISE的对比
今天疑问xci文件，想来应该是IP文件，但还是存在怀疑，于是看到了这篇文章，转载过来：https://blog.csdn.net/Buyi_Shizi/article/details/51658407在
Xilinx
ISE
李锐博恩
·
2020-07-14 05:47
Verilog/FPGA
实用总结区
FPGA从
Xilinx
的7系列学起（4）
2.最基本的BlockRAM2.1BlockRAM的初探BlockRAM资源对FPGA来说也是非常重要的，我们的很多设计用到了BlockRAM以后，可以变得设计非常灵活，这样我们就可以设计出很多高效能的应用。了解BlockRAM的一些情况，对我们来说也是一个很重要的事情。大家都知道，每个FPGA设计需要一定的内存资源。一般来说，相对于DDR来说小一点的空间，我们都是通过频繁调用的块RAM实现的。所
李锐博恩
·
2020-07-14 05:16
Verilog/FPGA
实用总结区
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