Exams

Verilog刷题笔记59

题目:Exams/m2014q6c解题：moduletop_module(input[6:1]y,inputw,outputY2,outputY4);assignY2=y[1]&w==0;assignY4
十六追梦记·2024-08-29 04:38

Verilog刷题笔记62

题目:Exams/review2015fancytimerThisisthefifthcomponentinaseriesoffiveexercisesthatbuildsacomplexcounteroutofseveralsmallercircuits.Youmaywishtodothefourpreviousexercisesfirst
十六追梦记·2024-08-29 04:38

Verilog刷题笔记60

题目：Exams/2013q2bfsmConsiderafinitestatemachinethatisusedtocontrolsometypeofmotor.TheFSMhasinputsxandy
十六追梦记·2024-08-29 04:35

合肥工业大学计算机试卷和笔记

总结了一些试卷和笔记，但是csdn上不方便上传pdf，所以上传到github了，欢迎Issue和fork地址：https://github.com/Martin-share/hfut-cs-final-exams-and-note
就你叫Martin？·2024-02-01 00:41

「HDLBits题解」Building Larger Circuits

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Exams/review2015count1k-HDLBitsmoduletop_module
UESTC_KS·2024-01-31 07:10

Cryptography and Coding Theory

EthicsProject:AdetailedexplanationoftheEthicsprojectisincludedattheendofthesyllabus.Exams:bothmidtermsandthefinalwillbetake-homeexams.Theyareopenbook
iuww1314·2024-01-21 18:04

教你如何给.Net项目创建本地数据库、建立表，完成增删改查（基于visual stdio）

一、环境配置与模型创建第1步：新建项目创建新的项目命名为Exams选择Exams点击运行，测试是否能够运行成功：如果出现下面界面，代表运行成功：文件夹的结构如下：wwwroot文件夹:包含静态文件，如HTML
吾浴西风·2024-01-06 16:03

Exams 考试

ThisyearwasmyfirstyearatACG,whichIhavepreviouslymentionedinpastarticles.But,alongwiththat,it’salsomyfirstyeardoingexaminations.Examinationsandtestsarecompletelydifferent.Testsaremuchsmallerthanexamsan
Harry哈利·2023-12-30 16:10

错题集：HDLBits Exams/m2014 q6c

摘要：这道题的独热码编码状态机，在仿真时，出现了让我疑惑的问题，在上一篇文章中，我发现两种写法（case语句/assign语句）都可以通过，但这道题，只有用assign语句以及选通状态某一位来编写状态逻辑式的写法可以通过。对于这部分，假设一个独热代码与状态赋值'y[6：1]=000001、000010、000100、001000、010000、100000、100000分别用于状态A、B,...,
Tough_zora·2023-11-27 22:19

HDLBits练习——Exams/m2014 q4a

Implementthefollowingcircuit:Notethatthisisalatch,soaQuartuswarningabouthavinginferredalatchisexpected.前言两个输入，包括一个使能信号ena，一个输入d；一个输出信号q。代码moduletop_module(inputd,inputena,outputq);always@(*)beginif(en
呆杏呀·2023-11-27 22:15

HDLBits Exams/ece241 2014 q5a

1.原题复现题目链接：https://hdlbits.01xz.net/wiki/Exams/ece241_2014_q5a2.思路以及代码本题刚开始卡了很久没有思路，对于具体的将状态机运用到一些具体例子上的逻辑思维还是比较欠缺的
qq_42282258·2023-11-27 22:44

（178）Verilog HDL：设计一个计数器之exams/ece241_2014_q7a

（178）VerilogHDL：设计一个计数器之exams/ece241_2014_q7a1.1目录1）目录2）FPGA简介3）VerilogHDL简介4）VerilogHDL：设计一个计数器之exams
宁静致远dream·2023-11-27 22:13

CodeForces 194A Exams

题意：给出两个数字，n和k，每次考试最少得2分，最多5分，判断总分到达k时，保证最高分尽可能低的情况下，最多能几次得2分链接：http://codeforces.com/problemset/problem/194/A思路：通过公式推导得出最多能有3*n-k个2分注意点：无以下为AC代码：#AuthorProblemLangVerdictTimeMemorySentJudged9732248Pra
luminous11·2023-11-27 22:43

Codefroces194A Exams

H-ExamsTimeLimit:2000MSMemoryLimit:262144KB64bitIOFormat:%I64d&%I64uSubmitStatusPracticeCodeForces194ADescriptionOnedaytheCodeforcesroundauthorsatexams.Hehadnexamsandheneededtogetanintegerfrom2to5fore
Reversing·2023-11-27 22:12

Exams

A.Examstimelimitpertest2secondsmemorylimitpertest256megabytesinputstandardinputoutputstandardoutputOnedaytheCodeforcesroundauthorsatexams.Hehadnexamsandheneededtogetanintegerfrom2to5foreachexam.Hewill
御史大夫·2023-11-27 22:42

[CF480A]Exams

题目描述懒得写贪心排序，a第一关键字b第二关键字。然后优先选b，不行选a。#include#include#definefo(i,a,b)for(i=a;i<=b;i++)usingnamespacestd;constintmaxn=5000+10;structdong{inta,b;}a[maxn];inti,j,k,l,t,n,m,now;boolcmp(donga,dongb){return
WerKeyTom_FTD·2023-11-27 22:41

CodeForces - 194A Exams

A.Examstimelimitpertest2secondsmemorylimitpertest256megabytesinputstandardinputoutputstandardoutputOnedaytheCodeforcesroundauthorsatexams.Hehadnexamsandheneededtogetanintegerfrom2to5foreachexam.Hewill
DlPF_C·2023-11-27 22:10

每日一题：CF194A exams

链接：Problem-194A-Codeforces题目描述：codefoces的一个作者参加了sat考试，现在给出他考试的科目数与他的总成绩，试问这位作者他最少有几个科目为2分（每科考试的分数为2到5分）思路：考察公式的推导，或者用模拟出来。样例：4844102130代码：#includeintmain(){intn,k,i;scanf("%d%d",&n,&k);if(3*n-k>0)prin
devenben·2023-11-27 22:36

Verilog刷题HDLBits——Exams/m2014 q4k

Verilog刷题HDLBits——Exams/m2014q4k题目描述代码结果题目描述Implementthefollowingcircuit:代码moduletop_module(inputclk,
不会敲代码的研究生不是好空管·2023-11-26 12:15

Verilog刷题HDLBits——Exams/2014 q4b

Verilog刷题HDLBits——Exams/2014q4b题目描述代码结果题目描述Considerthen-bitshiftregistercircuitshownbelow:Writeatop-levelVerilogmodule
不会敲代码的研究生不是好空管·2023-11-26 12:15

Verilog刷题HDLBits——Exams/m2014 q4d

Verilog刷题HDLBits——Exams/m2014q4d题目描述代码结果题目描述Implementthefollowingcircuit:代码moduletop_module(inputclk,
不会敲代码的研究生不是好空管·2023-11-26 12:45

HDLBits练习——Exams/2014 q4a

Considerthen-bitshiftregistercircuitshownbelow:WriteaVerilogmodulenamedtop_moduleforonestageofthiscircuit,includingboththeflip-flopandmultiplexers.前言五个输入，包括一个时钟clk，一个一级二路选择器1端的输入信号w，一个一级二路选择器的控制信号E，一个
呆杏呀·2023-11-26 12:13

HDLBits练习——Exams/2014 q4b

Considerthen-bitshiftregistercircuitshownbelow:Writeatop-levelVerilogmodule(namedtop_module)fortheshiftregister,assumingthatn=4.InstantiatefourcopiesofyourMUXDFFsubcircuitinyourtop-levelmodule.Assumet
呆杏呀·2023-11-26 12:13

【HDLBits刷题】Exams/m2014 q4j

Implementthefollowingcircuit:("FA"isafulladder)1、第一种，就是采用实例化模块的方式来进行：moduletop_module(input[3:0]x,input[3:0]y,output[4:0]sum);wirecout0,cout1,cout2;faddU1(x[0],y[0],0,cout0,sum[0]);faddU2(x[1],y[1],co
李十一11·2023-11-26 12:09

【HDLBits刷题】Exams/2014 q4a.

Considerthen-bitshiftregistercircuitshownbelow:WriteaVerilogmodulenamedtop_moduleforonestageofthiscircuit,includingboththeflip-flopandmultiplexers.1、第一种方法是通过抽象方法，从电路最后面看，写出Q输出：moduletop_module(inputcl
李十一11·2023-11-26 12:09

[HDLBits] Exams/m2014 q4g

Implementthefollowingcircuit:moduletop_module(inputin1,inputin2,inputin3,outputout);assignout=(!(in1^in2))^in3;endmodule
向盟约宣誓·2023-11-26 12:39

[HDLBIts] Exams/m2014 q4j

Implementthefollowingcircuit:("FA"isafulladder)moduletop_module(input[3:0]x,input[3:0]y,output[4:0]sum);assignsum=x+y;endmodule
向盟约宣誓·2023-11-26 12:39

[HDLBits] Exams/m2014 q4a

Implementthefollowingcircuit:Notethatthisisalatch,soaQuartuswarningabouthavinginferredalatchisexpected.moduletop_module(inputd,inputena,outputq);always@(*)beginif(ena)q=d;endendmodule
向盟约宣誓·2023-11-26 12:39

[HDLBits] Exams/m2014 q4b

Implementthefollowingcircuit:moduletop_module(inputclk,inputd,inputar,//asynchronousresetoutputq);always@(posedgeclkorposedgear)beginif(ar)q<=1'b0;elseq<=d;endendmodule
向盟约宣誓·2023-11-26 12:39

[HDLBits] Exams/m2014 q4i

Implementthefollowingcircuit:moduletop_module(outputout);assignout=1'b0;endmodule
向盟约宣誓·2023-11-26 12:09

[HDLBits] Exams/m2014 q4e

Implementthefollowingcircuit:moduletop_module(inputin1,inputin2,outputout);assignout=!(in1||in2);endmodule
向盟约宣誓·2023-11-26 12:09

hdlbits 习题Adder-Exams/m2014 q4j例化版本答案参考

moduletop_module(input[3:0]x,input[3:0]y,output[4:0]sum);wirecout,cout1,cout2;full_adderd1(x[0],y[0],1'b0,cout,sum[0]);full_adderd2(x[1],y[1],cout,cout1,sum[1]);full_adderd3(x[2],y[2],cout1,cout2,sum[
数字ic设计·2023-11-26 12:08

hdlbits系列verilog解答（exams/m2014_q4g）-48

文章目录一、问题描述二、verilog源码三、仿真结果一、问题描述本次我们将一次创建多个逻辑门，对两个输入a和b通过组合逻辑实现七种不同的输出：out_and:aandbout_or:aorbout_xor:axorbout_nand:anandbout_nor:anorbout_xnor:axnorbout_anotb:aand-notb二、verilog源码moduletop_module(i
zuoph·2023-11-26 11:35

hdlbits系列verilog解答（Exams/m2014 q4h）-44

文章目录一、问题描述二、verilog源码三、仿真结果一、问题描述实现以下电路：二、verilog源码moduletop_module(inputin,outputout);assignout=in;endmodule三、仿真结果转载请注明出处！
zuoph·2023-11-25 11:43

hdlbits系列verilog解答（exams/m2014_q4i）-45

文章目录一、问题描述二、verilog源码三、仿真结果一、问题描述实现以下电路：二、verilog源码moduletop_module(outputout);assignout=1'b0;endmodule三、仿真结果转载请注明出处！
zuoph·2023-11-25 11:43

hdlbits系列verilog解答（Exams/m2014 q4e）-46

文章目录一、问题描述二、verilog源码三、仿真结果一、问题描述实现以下电路：二、verilog源码moduletop_module(inputin1,inputin2,outputout);assignout=~(in1|in2);endmodule三、仿真结果转载请注明出处！
zuoph·2023-11-25 11:43

hdlbits系列verilog解答（exams/m2014_q4f）-47

文章目录一、问题描述二、verilog源码三、仿真结果一、问题描述实现以下电路：二、verilog源码moduletop_module(inputin1,inputin2,outputout);assignout=in1&(~in2);endmodule三、仿真结果转载请注明出处！
zuoph·2023-11-25 11:04

[HDLBits] Exams/review2015 shiftcount

Thisisthefirstcomponentinaseriesoffiveexercisesthatbuildsacomplexcounteroutofseveralsmallercircuits.Seethefinalexercisefortheoveralldesign.Buildafour-bitshiftregisterthatalsoactsasadowncounter.Dataiss
向盟约宣誓·2023-10-26 11:14

Verilog刷题HDLBits——Exams/2014 q3c

Verilog刷题HDLBits——Exams/2014q3c题目描述代码结果题目描述Giventhestate-assignedtableshownbelow,implementthelogicfunctionsY
不会敲代码的研究生不是好空管·2023-10-20 02:35

Q143 - Q145 Exams/2014 q3bfsm / Exams/2014 q3c / Exams/m2014 q6b

这几道题都比较简单，都是看图写代码，快速过一遍Q143Exams/2014q3bfsm题目链接：Exams/2014q3bfsm-HDLBits(01xz.net)代码如下：moduletop_module
烂泥_·2023-10-20 02:05

HDLbits---Exams/2014 q3c

HDLbits—Exams/2014q3c如果不是为了符合题目要求而只是得到答案，那题目很简单moduletop_module(inputclk,input[2:0]y,inputx,outputY0,
离离离谱·2023-10-20 02:05

HDLBit Exams/ece241 2014 q3

题目：Exams/ece2412014q3moduletop_module(inputc,inputd,output[3:0]mux_in);assignmux_in[0]=c?
闲庭信步sss·2023-10-20 02:34

Verilog 刷题 - Exams/2014 q3c

moduletop_module(inputclk,input[2:0]y,inputx,outputY0,outputz);reg[2:0]next_state;parameters0=3'b000,s1=3'b001,s2=3'b010,s3=3'b011,s4=3'b100;always@(*)begincase(y[2:0])s0:next_state=x?s1:s0;s1:next_st
Tuffy77·2023-10-20 02:04

Exams/2014 q3fsm

这道题搞太久了！！一定注意c_state和n_state还有计时器的逻辑，一定画一画！！！分析好再下手！！！就是在状态的基础上加入计数器，来得到输出嘛！考虑具有输入s和w的有限状态机。假设FSM以称为A的复位状态开始，如下所示。只要s=0，FSM就保持在状态A，并在s=1时进入状态B。一旦进入状态B，FSM在接下来的三个时钟周期内检查输入w的值。如果恰好在两个时钟周期中w=1，则FSM必须在接下来
Jacky_Zhangze·2023-10-20 02:33

Exams/2014 q3bfsm

Giventhestate-assignedtableshownbelow,implementthefinite-statemachine.ResetshouldresettheFSMtostate000moduletop_module(inputclk,inputreset,//Synchronousresetinputx,outputz);reg[2:0]state,next_state;pa
IC 见路不走·2023-10-20 02:29

Exams/2014 q3c

Giventhestate-assignedtableshownbelow,implementthelogicfunctionsY[0]andz.Presentstatey[2:0]NextstateY[2:0]Outputzx=0x=100000000100010011000010010001001100101011000111001moduletop_module(inputclk,input
向盟约宣誓·2023-10-20 02:56

[HDLBits] Exams/2012 q2fsm

Considerthestatediagramshownbelow.WritecompleteVerilogcodethatrepresentsthisFSM.Useseparatealwaysblocksforthestatetableandthestateflip-flops,asdoneinlectures.DescribetheFSMoutput,whichiscalledz,usinge
向盟约宣誓·2023-10-17 10:33

[HDLBits] Exams/2012 q2b

Thestatediagramforthisquestionisshownagainbelow.Assumethataone-hotcodeisusedwiththestateassignmenty[5:0]=000001(A),000010(B),000100(C),001000(D),010000(E),100000(F)WritealogicexpressionforthesignalY1,
向盟约宣誓·2023-10-17 10:33

[HDLBits] Exams/2013 q2bfsm

Considerafinitestatemachinethatisusedtocontrolsometypeofmotor.TheFSMhasinputsxandy,whichcomefromthemotor,andproducesoutputsfandg,whichcontrolthemotor.Thereisalsoaclockinputcalledclkandaresetinputcalle
向盟约宣誓·2023-10-17 10:33

[HDLBits] Exams/2013 q2afsm

ConsidertheFSMdescribedbythestatediagramshownbelow:ThisFSMactsasanarbitercircuit,whichcontrolsaccesstosometypeofresourcebythreerequestingdevices.Eachdevicemakesitsrequestfortheresourcebysettingasignal
向盟约宣誓·2023-10-17 09:29
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