ZYNQ系列学习

ZYNQ 7020 之 FPGA知识点重塑笔记一——串口通信

目录一：串口通信简介二：三种常见的数据通信方式—RS232串口通信2.1实验任务2.2串口接收模块的设计2.2.1代码设计2.3串口发送模块的设计2.3.1代码设计2.4顶层模块编写2.4.1代码设计2.4.2仿真验证代码2.4.3仿真结果2.4.4板上验证一：串口通信简介通信方式一般分为串行通信和并行通信。并行通信是指多比特数据同时通过并行线进行传送。这种传输方式通信线多、成本高，故不宜进行远距
都教授_·2023-12-29 13:07

Spring系列学习三、Spring的基础组件

Spring的基础组件一、什么是Bean及Bean的生命周期二、什么是依赖注入(DI)与控制反转(IOC)三、Spring的作用域与生命周期四、Spring的配置方式(XML与基于注解的配置)五、HelloWorld示例六、结语欢迎回来各位亲爱的小伙伴！我们已经滑过Spring的门槛，现在我们要深入学习Spring框架中的基础组件。抓紧坐稳，让我们开始本次的知识之旅！一、什么是Bean及Bean的
老D不是传说·2023-12-29 05:55

【Petalinux】制作SD卡 操作系统 启动

135217761【Petalinux】下为空白SD卡建立BOOT，rootfs分区Petalinux生成Petalinux框架petalinux-create--typeproject--templatezynq
东枫科技·2023-12-29 02:40

【ZYNQ】ZYNQ7000 XADC 及其驱动示例

XADC简介ZYNQSoC的XADC模块包括两个12位的模数转换器，转换速率可以达到1MSPS（每秒一百万次采样）。它带有片上温度和电压传感器，可以测量芯片工作时的温度和供电电压。
Hello阿尔法·2023-12-28 00:00

fpga xvc 调试实现，支持多端口同时调试多颗FPGA芯片

xilinx推荐的实现结构方式如下：通过一个ZYNQ运行xvc服务器，然后通过zynq去配置其他的FPGA，具体参考设计可以参考手册xapp1251，由于XVC运行的协议是标准的TCP协议，这种方式需要
FPGA_Linuxer·2023-12-27 22:44

Spring系列学习一、Spring框架的概论

Spring框架的概论一、Spring框架的起源与历史二、Spring框架的核心理念与特点三、Spring与其他框架的对比1、首先介绍下Spring与其平替的EJB的对比：2、接下来介绍下Spring与基于JavaEE原生技术的对比3、Spring与Hibernate的对比4、Spring与Struts的对比四、Spring框架的模块介绍一、Spring框架的起源与历史最早，有个人名叫RodJoh
老D不是传说·2023-12-27 21:18

任务驱动 学用融通——“文学阅读与创意表达”学习任务群设计《父爱之舟》

语文学习任务群由相互关联的系列学习任务组成,共同指向学生的核心素养发展。那么，在实际教学中,如何以任务为驱动,在坚持素养导向的同时落实语文要素呢?
湃同学·2023-12-26 23:14

FPGA-Xilinx ZYNQ PS端实现SD卡文件数据读取－完整代码

FPGA-XilinxZYNQPS端实现SD卡文件数据读取本章节记录XilinxZYNQPS端实现SD卡txt文件的数据读取。
Bellwen·2023-12-26 20:27

FPGA-ZYNQ-7000 SoC在嵌入式系统中的优势

FPGA-ZYNQ-7000SoC在嵌入式系统中的优势本章节主要参考书籍《XilinxZynq-7000嵌入式系统设计与实现基于ARMCortex-A9双核处理器和Vivado的设计方法(何宾，张艳辉编著
Bellwen·2023-12-26 20:56

AXI总线核心解读---基于官方文档

AXI总线何处使用AXIZYNQ异构芯片，内部总线使用的AXI总线纯FPGA的IP接口也要用高速接口，DDR（AXI、传统）等模块都有涉及到什么是AXI总线AXI的三种形式:AXI-FULL：高性能的存储器映射需求
Per_HR7·2023-12-25 23:48

四. 基于环视Camera的BEV感知算法-PETR

目录前言0.简述1.算法动机&开创性思路2.主体结构3.损失函数4.性能对比5.PETRv2总结下载链接参考前言自动驾驶之心推出的《国内首个BVE感知全栈系列学习教程》，链接。
爱听歌的周童鞋·2023-12-25 03:59

四. 基于环视Camera的BEV感知算法-BEVDepth

目录前言0.简述1.算法动机&开创性思路2.主体结构3.损失函数4.性能对比总结下载链接参考前言自动驾驶之心推出的《国内首个BVE感知全栈系列学习教程》，链接。
爱听歌的周童鞋·2023-12-25 03:28

ZYNQ开发环境搭建

ZYNQ开发环境搭建虚拟机下petalinux安装/废除start************/①安装库sudoapt-getinstalltofrodosgawkxvfbgitlibncurses5-devtftpdzlib1g-devzlib1g-dev
try_HH·2023-12-24 10:15

ZYNQ AX7021基础开发梳理---（1）PL工程创建调试流程梳理

ZYNQAX7021基础开发梳理—（1）PL工程创建调试流程梳理一、概述此系列文章记录ZYNQAX7021开发流程梳理，包含vivado、sdk软件使用，PL工程创建及开发流程、PSSDK工程创建及开发流程
try_HH·2023-12-24 10:15

关于仿真ZYNQ时无法模拟PS端对PL端控制信号的问题

1.ZYNQ工程我有一个ZYNQ的工程，外部输入ADC数据，在PL端进行处理后发送到PS端，我的BD文件如下图，对外只有ADC的时钟和数据接口，其它都是内部走线。
pp_0604·2023-12-24 04:54

ZYNQ之FPGA学习----Vivado功能仿真

1Vivado功能仿真阅读本文需先学习:FPGA学习----Vivado软件使用典型的FPGA设计流程，如图所示：图片来自《领航者ZYNQ之FPGA开发指南》Vivado设计套件内部集成了仿真器VivadoSimulator
鲁棒最小二乘支持向量机·2023-12-23 23:55

Windows平台下 USRP E310 基础环境配置

horizon08Github：https://billyas.github.io本文为Billyme原创作品，仅发表于以上平台，不允许转载硬件介绍USRPE310是NI公司开发的便携独立SDR平台具体参数如下XilinxZynq7020S
horizon08·2023-12-23 09:52

从零开始搭建WEB自动化框架03 —— 元素类

更多内容请查看：从零开始搭建WEB自动化框架01——Pytest使用从零开始搭建WEB自动化框架02——POM设计模式本系列学习文章适合的对象为已经掌握Selenium基础用法，并有一定实践经验的同学。
捞月丶·2023-12-23 06:47

【FPGA 器件比较】Altera -- Xilinx

比较以下市场前二名的产品线及定位应用场景XilinxAltera高性能VersalAgilexF/I性能Virtex/Kintex/Artix/ZynqUltraScale+AgilexF/I/Stratix10
hcoolabc·2023-12-22 10:43

python-YoloV5模型目标检测实现CS2自瞄

文章目录前言一、下载YoloV5仓库二、图片截取1.使用PIL2.使用mss三、调用模型四、自动瞄准函数五、绑定热键六、效果展示七、写在最后前言在我的前几篇文章中，已经实现的基于Zynq7010开发板实现的
flyingrtx·2023-12-21 17:49

linux嵌入式开发-Zynq开发板配置usb_gadget模拟HID鼠标

文章目录前言本实验基于alinxZynq7010开发板。目的是通过usb_slave连接到PC上，让开发板作为一个鼠标从设备接入电脑，并可以通过linux上命令操作移动、点击鼠标等。
flyingrtx·2023-12-21 17:19

Zynq UltraScale+ MPSoC-AMP(linux+裸机)

接着ZynqUltraScale+MPSoC-双核裸机AMP继续平台工具：zcu106，vitis2020.2，petalinux2019.2文章目录1.cpu1跑裸机2.cpu0跑linux2.1petalinux
小坏坏_·2023-12-20 18:11

FPGA 实现 LeNet-5 卷积神经网络 数字识别，提供工程源码和技术支持

目录1、前言LeNet-5简洁基于Zynq7020的设计说明PL端FPGA逻辑设计PS端SDK软件设计免责声明2、相关方案推荐卷积神经网络解决方案FPGA图像处理方案3、详细设计方案PL端：ov7725
9527华安·2023-12-20 17:35

zynqmp Linux + 裸机 （A53-0 Linux，A53-1 2 3 裸机大数据量实时处理，R5-0 协议处理，R5-1 屏幕显示逻辑等）填坑笔记

fpga和arm采用预留内存的方式，采用neon协处理器只能做到250M/S的速度，预留内存采用mmap的方式，当读取内存页的时候采用缺页中断的方式，导致速度拖沓而且预留内存没有进行Linux系统的内存管理（在系统内memcpy的速度可以到5G/S），自己写DMA驱动，虽然可以用Linux本身的框架，但是结果不确定，1.首先CPU涉及Linux的调度损失，可能数据处理的实时性受到影响，即使用cpu
小坏坏_·2023-12-20 15:38

Rosetta stone语言包怎么安装？

RosettaStone上可以安装多种语言，用户根据自己的需要安装语言包，系统会自动生成关于该语言的一系列学习程序，是一个非常受欢迎的多语言学习工具。
7e072917058f·2023-12-20 13:59

超低延时4K级可定制化专业视觉计算平台

GenICamV2.4.0标准，支持用户自定义XML描述文件>内置工业机器视觉行业标准的U3visonIP>基于FPGA,支持Bayer、YCbCr、RGB等格式,满足高帧率/高分辨率图像采集需求基于XilinxZynqUltraScale
深圳信迈科技DSP+ARM+FPGA·2023-12-19 10:23

Linux下I2C调试工具--for--Zynq MPSOC/Jetson Xavier

Linux下I2C调试工具1、简介i2c-tools是一个专门调试i2c的工具，无需编写任何代码即可轻松调试I²C设备，可获取挂载的设备及设备地址，还可以在对应的设备指定寄存器设置值或者获取值等功能。i2c-tools有如下几个常用测试命令i2cdetect,i2cdump,i2cget,i2cset,i2ctransfer。2、i2c-tools工具安装2.1、Jetsonxavier/orin
Kevin的学习站·2023-12-18 19:42

四. 基于环视Camera的BEV感知算法-BEVDet

目录前言0.简述1.算法动机&开创性思路2.主体结构3.损失函数4.性能对比总结下载链接参考前言自动驾驶之心推出的《国内首个BVE感知全栈系列学习教程》，链接。
爱听歌的周童鞋·2023-12-17 22:22

四. 基于环视Camera的BEV感知算法-DETR3D

目录前言0.简述1.算法动机&开创性思路2.主体结构3.损失函数4.性能对比总结下载链接参考前言自动驾驶之心推出的《国内首个BVE感知全栈系列学习教程》，链接。
爱听歌的周童鞋·2023-12-17 22:51

四. 基于环视Camera的BEV感知算法-BEVFormer

目标前言0.简述1.算法动机&开创性思路2.主体结构3.损失函数4.性能对比5.BEVFormerv2总结下载链接参考前言自动驾驶之心推出的《国内首个BVE感知全栈系列学习教程》，链接。
爱听歌的周童鞋·2023-12-17 22:51

四. 基于环视Camera的BEV感知算法-BEVDet4D

目录前言0.简述1.算法动机&开创性思路2.主体结构3.损失函数4.性能对比总结下载链接参考前言自动驾驶之心推出的《国内首个BVE感知全栈系列学习教程》，链接。
爱听歌的周童鞋·2023-12-17 21:15

【系列学习】6.1 用tf编写训练模型的程序—— tf工程化项目实战

1.几个概念【静态图概念】tensorflow基础知识，使用分为模型构建（构造op）和模型运行(sess.run)。【动态图】tf1.11后动态图已经比较常用了，这边不过多介绍了，相比较tf的动态图，应该还是pytorch大家用的比较多。【EstimatorsAPI】tf提供的API，封装了一些训练模型/测试准确率/生成预测的方法。Estimator是以tf.layers接口上构建的，框架分为3个
selfAttention菇·2023-12-17 05:20

ZYNQ_project:IIC_EEPROM

ElectricallyErasableProgammableReadOnlyMemory，E2PROM)是指带电可擦可编程只读存储器，是一种常用的非易失性存储器（掉电数据不丢失），E2PROM有多种类型的产品，我们领航者ZYNQ
核桃_warrior·2023-12-16 23:53

【 TES720D】基于国内某厂商的FMQL20S400全国产化ARM核心模块

该款核心板的主芯片兼容XILINX的ZYNQ7010或ZYNQ7020系列FPGA。核心板上布了DDR3SDRAM、EMMC、SP
北京青翼科技·2023-12-16 16:33

【【RGB LCD字符 和图片的显示实验】】

RGBLCD字符和图片的显示实验本次实验参考自《正点原子领航者ZYNQ之FPGA开发指南》RGBLCD字符和图片显示实验本次实验采用的板子是正点原子ZYNQ7020本次实验的大体代码可以参照上次实验的代码主要是为了学习字体取模的操作然后将其显示在屏幕上实验任务通过领航者开发板上的
ZxsLoves·2023-12-15 12:10

四. 基于环视Camera的BEV感知算法-环视背景介绍

目录前言0.简述1.环视背景介绍2.环视思路3.主流基于环视Camera的算法详解总结下载链接参考前言自动驾驶之心推出的《国内首个BVE感知全栈系列学习教程》，链接。
爱听歌的周童鞋·2023-12-15 11:11

特权FPGA学习笔记

C/C++/systemC-----vivadoHLS------------->RTL门电路，省去了HDL语言的中间转换，可以看作是C向C#的演进，基于zynq面向以前使用C的开发人员，但是个人觉得，
chinxue2008·2023-12-15 11:25

FreeRTOS系统下看门狗定时器的使用总结

硬件平台：ZYNQ7000系列软件系统：F
La fille, Lynn!·2023-12-15 02:29

ZYNQ7000---FLASH读写

文章内容基于正点原子系列视频：正点原子手把手教你学ZYNQ之嵌入式开发一、Flash是什么？Flash存
La fille, Lynn!·2023-12-15 02:29

名门望族系列学习--吕祖谦

简介吕祖谦(1137年4月9日-1181年9月9日)，字伯恭，世称"东莱先生"，为与伯祖吕本中相区别，亦有"小东莱先生"之称。婺州(今浙江金华)人，原籍寿州(治今安徽凤台)。出身于"东莱吕氏"，为吕夷简六世孙、吕大器之子。是南宋著名理学家、文学家。吕祖谦博学多识，主张明理躬行，学以致用，反对空谈心性，开"浙东学派"之先声。他所创立的"婺学"(又称"金华学派")，也是当时最具影响的学派，在理学发展史
lovely橙·2023-12-14 16:56

基于ZYNQ 的多轴运动控制平台关键技术研发-总体架构设计(一）

基于多轴运动控制平台的实时通信和同步控制需求，采用XilinxZynq7020SoC作为核心处理器，设计了双核SoC多轴运动控制平台的总体架构。
深圳信迈科技DSP+ARM+FPGA·2023-12-05 23:16

Xposed 企业微信 Hook 微信

原创2020-12-2###最重要事情【免责声明】：此系列文章主要关于xposed的相关学习，以下所提及到的所有方式皆为学习，如有他人使用本系列学习文章中所提及的知识点用于其他非法用途，本人不承担由此造成的任何后果
qq907421625·2023-12-04 23:41

【ZYNQ】从入门到秃头11 DAC FIFO实验（AXI-stream FIFO IP核配置）

文章目录DACFIFO实验要求AXI-streamFIFO介绍基于地址形式的交互与基于流形式的交互AXI-stream总线读写协议axis工作模式读操作写操作READY，VALID握手AXI-streamFIFOIP核DACFIFO实验例化模块CLK添加VIOIP核添加AXI-Stream-DataFIFOIP核添加DDSIP核添加ILAIP核DACFIFO实验程序代码顶层模块频率控制模块DAC发
“逛丢一只鞋”·2023-12-04 19:20

Zynq自定义IP

最简单的自定义IP封装1.1实验任务将PL端控制LED灯每隔1s进行闪烁的IP核进行简单的封装，然后与ARMA9处理器连接，A9处理器给该LEDIP核提供clk和rst_n信号1.2实验过程首先将Zynq_Uart
sinat_25428663·2023-12-04 19:50

zynq7000 PL读写DDR3----实验笔记

1、工程规划DDR芯片的管脚是绑定到Zynq的DDR接口上的。而Zynq系统的这个DDR总线接口有是链接在其内部“M
swang_shan·2023-12-04 19:50

zynq设计学习笔记6——自定义含AXI4接口IP核-ps与pl的交互

在本实验中，我们将采用封装带有AXI4接口的IP的方式，实现PS和PL的数据交换，另外自定义IP核可以定制化系统设计，以达到设计重用的目的，可以很大程度上简化系统设计和缩短产品上市的时间。本次实验任务：通过自定义一个含有AXI总线的加减法器IP核，在ps端随机生成数据，传输到pl端，在pl端进行计算后，将结果发送到ps端并通过uart打印出来。同时用pl端控制的LED灯显示此时计算的是加法还是减法
墨漓_lyl·2023-12-04 19:49

实时系统vxWorks-Zynq7020 自定义axi ip核

概述AXI（AdvancedeXtensibleInterface）协议主要描述了主设备（Master）和从设备（Slave）之间的数据传输方式，主设备和从设备之间通过握手信号建立连接。当主设备的数据准备好时，会发出和维持VALID信号，表示数据有效；当从设备准备好接收数据时，会发出READY信号。数据只有在这两个信号都有效时才开始传输。AXI协议（又称AXI4.0），包括3种接口标准：AXI4、
不只会拍照的程序猿·2023-12-04 19:49

ZYNQ-7000 Vivado 自定义IP封装

软件版本：vivado2018.01操作系统：centos6.0本文章中主要介绍在vivado中如何使用系统工具封装我们自己的IP，此例实现了将sha256_pad这个模块挂在AXI-STREAM总线上sha256_pad定义如下：//---------------------------------------------------------//Module:sha256_pad//Inpu
gdboyi·2023-12-04 19:19

FPGA学习笔记【封装自定义IP核】

封装带AXI接口的自定义IP核为了更方便地使用外部接口驱动或进行系统级的设计时，可以考虑将RTL设计打包制作成自定义的IP核，Vivado会自动生成相关的IP核接口；或者为了在ZYNQ中使用AXI总线将硬核与
内 鬼·2023-12-04 19:19

ZYNQ 自定义IP

今天的任务是用ZYNQ的PS核心，取访问自定义IP。建立AXI接口的IP右键编辑IP在顶层，添加相应端口，这里就放一个LED接口例化的位置也相应添加。接下来，修正下一层，就是接口定义层。
包包爸·2023-12-04 19:49
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