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Verilog学习日志
2020-04-20【早起营(4月版】中期复盘&答疑
【精时力
学习日志
】本训练营:早起营(4月版)今日主题:中期复盘&答疑学习日期:2020年4月20日1.
s萤火虫之光
·
2023-12-30 07:09
开源
verilog
模拟 i
verilog
verilator +gtkwave仿真及一点区别
开源的i
verilog
verilator和商业软件动不动几G几十G相比,体积小的几乎可以忽略不计。两个都比较好用,各有优势。i
verilog
兼容性好。verilator速度快。
yvee
·
2023-12-30 01:58
fpga开发
Day 16: 2019-07-23【崔律精时力·睡眠课第3.2讲
学习日志
】
【崔律精时力·睡眠课第3.2讲
学习日志
】这是2019年7月23日“崔律精时力”之“睡眠课·3.2趣味睡眠小贴士”的
学习日志
。
迷猴桃sally
·
2023-12-30 01:27
【路科V0】system
Verilog
基础5——数组声明与数组操作
数组声明非组合型(unpacked)特点:消耗更多的存储空间,但是更易于查找元素对于
Verilog
,数组经常会被用来做数据存储,例如reg[15:0]RAM[0:4095];//存储数组SV将
Verilog
桐桐花
·
2023-12-29 21:10
数字验证
数字验证
systemVerilog
高级表达力 1.1开营
【精时力
学习日志
】本训练营:阅读营·高级表达力今日书籍:《非暴力沟通》今日主题:1-1开营学习日期:2020年8月17日1、[我学]我希望在本营里收获到:提高自己的语言表达能力和与他人的沟通能力,有时候跟他人沟通会把话说死了
桂子zi
·
2023-12-29 19:41
学习日志
-1.1 推荐序-20220104
【精时力
学习日志
】本训练营:2022.01《对财富说是》今日主题:1-1推荐序学习日期:2022年1月4日1、[我记]我学(客观)+我思(主观)+正反栗子+下一步行动:1.1热爱金钱,热爱生命1.1.1
幻雪美美哒
·
2023-12-29 12:52
学习日志
-1.5 睡眠类型-20190712
【崔律精时力·睡眠课第1.5讲
学习日志
】这是2019年7月12日“崔律精时力”之“睡眠课”1.5睡眠类型的
学习日志
。
幻雪美美哒
·
2023-12-29 12:47
【精时力
学习日志
】1-4 重复任务
【精时力
学习日志
】本训练营:日清单·7月版今日主题:1-4重复任务学习日期:2020年7月2日课后作业:1、添加7个重复任务;2、找它的优缺点和注意事项1、[我学]今天在课程中的收获:1.1小故事-行百里者半九十
林小究
·
2023-12-29 10:38
学习日志
-1.2 愿景与目标(时间)-20210907
【精时力
学习日志
】本训练营:2021年100天精时力营·加法今日主题:1-2愿景与目标(时间)学习日期:2021年9月7日1、[我记]我学(客观)+我思(主观)+正反栗子+下一步行动:1.1精彩学习力(
幻雪美美哒
·
2023-12-29 07:37
Verilog
中`define、parameter、localparam三者的区别及举例
1、概述define:作用->常用于定义常量可以跨模块、跨文件;范围->整个工程;parameter:作用->常用于模块间参数传递;范围->本module内有效的定义;localparam作用->常用于状态机的参数定义;范围->本module内有效的定义,不可用于参数传递2、应用举例(1)define概念:可以跨模块的定义,写在模块名称上面,在整个设计工程都有效。一旦define指令被编译,其在整
小生不是书呆子
·
2023-12-29 01:34
FPGA
fpga/cpld
经验分享
其他
FPGA - 231227 - 5CSEMA5F31C6 - 电子万年历
TAG-FPGA、5CSEMA5F31C6、电子万年历、
Verilog
FPGA、5CSEMA5F31C6、电子万年历、
Verilog
FPGA、5CSEMA5F31C6、电子万年历、
Verilog
顶层模块
乐意奥AI
·
2023-12-29 01:58
FPGA
fpga
verilog
rs232串口模块
前面发了个发送模块,这次补齐,完整。串口计数器,波特率适配uart_clk.vmoduleuart_clk(inputwireclk,inputwirerst_n,inputwiretx_clk_en,inputwirerx_clk_en,inputwire[1:0]baud_sel,outputwiretx_clk,outputwirerx_clk);localparamOSC=50_000_0
yvee
·
2023-12-29 00:08
fpga开发
学习日志
-10.5 [白天] 心力·思维-20201127
【精时力
学习日志
】本训练营:100天精时力训练营(2020年版)今日主题:10-5[白天]心力·思维学习日期:2020年11月27日1、[成长篇]我学+我思+栗子+我行:1.1学习经历可以不断复制,可以迁移到其它领域
幻雪美美哒
·
2023-12-28 23:59
FPGA-
Verilog
仿真可视化
DigitalJS是一个基于JavaScript实现的开源数字电路模拟器,旨在模拟由硬件设计工具(如Yosys)合成的电路。由弗罗茨瓦夫大学的MarekMaterzok开发,源文件托管于Github上。DigitalJS的开源网址如下:https://github.com/tilk/digitaljs下面这个网址:http://digitaljs.tilk.eu/,提供了一个DigitalJS的在
ltqshs
·
2023-12-28 19:44
FPGA
fpga开发
ASP.NET Core
学习日志
分享✌✌
前段时间开发的财务信息管理系统已经完成,接下来主要学习ASP.NETCore。在学习过程中会不定时更新一些知识点和代码。谢谢!
xinZhu8
·
2023-12-28 10:22
我的创作纪念日
经验分享
学习日志
3
施恩能不能得到回报,取决于受益者的良心,而施恩者无法控制受益者的良心;加害者则可以单方面控制局面,因为加害只须依赖对方的恐惧。任何人都有恐惧,但不是任何人都有良心。
加菲代言人
·
2023-12-28 06:42
【清单力.感恩清单】复习版
【精时力
学习日志
·复习版(选作)】本训练营:阅读营·清单力学习日期:2020年5月21日复习主题:3.3感恩清单1.
海南冰青
·
2023-12-28 05:08
学习日志
-5.5 [早晨] 案例:崔律的早晨-20201023
【精时力
学习日志
】本训练营:100天精时力训练营(2020年版)今日主题:5-5[早晨]案例:崔律的早晨学习日期:2020年10月23日1、[进步]我今天在课程中的收获:1.1复盘1.1.1黄金早晨复盘
幻雪美美哒
·
2023-12-28 01:46
Verilog
置换处理脚本
文章目录一、介绍二、脚本一、介绍在
Verilog
中的置换处理,为将一个数据的数据位按照某种规则进行重新排列。
暴风雨中的白杨
·
2023-12-27 23:58
脚本工具
python
verilog
Verilog
系统任务$random
一、系统任务$random$random是
Verilog
提供的一个随机数生成系统任务,调用该任务后,将会返回一个32bit的integer类型的有符号的值。
暴风雨中的白杨
·
2023-12-27 23:58
FPGA
FPGA
Verilog
数字逻辑实验之BCD码转余三码
【实验目的】掌握组合逻辑电路的设计方法;熟悉Vivado2014集成开发环境和
Verilog
编程语言;掌握BCD码转余三码电路的设计与实现。【实验环境】FPGA虚拟仿真平台。
飞扬2024
·
2023-12-27 23:44
数字逻辑
fpga开发
算法
经验分享
逻辑回归
数字逻辑实验之利用D触发器,设计并实现三位扭环计数器
【实验要求】:采用Moore(摩尔型)电路,利用D触发器,设计并实现三位扭环计数器并用
Verilog
编程语言写出其代码。
飞扬2024
·
2023-12-27 23:13
数字逻辑
fpga开发
算法
经验分享
数字逻辑实验之一位全加器的设计与实现
【实验目的】掌握组合逻辑电路的设计方法;熟悉Vivado2014集成开发环境和
Verilog
编程语言,掌握1位半加器电路的设计与实现。
飞扬2024
·
2023-12-27 23:13
数字逻辑
算法
经验分享
「
Verilog
学习笔记」超前进位加法器
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点,刷题网站用的是牛客网超前进位加法器的实质是:对于输出的每一位Si其实都可以用Si=Ai^Bi^Cin来表示我们需要做的只是判断加法结果的最高位该取几例如本题中输入的两个数
KS〔学IC版〕
·
2023-12-27 18:59
Verilog学习笔记
学习
笔记
fpga开发
Verilog
「
Verilog
学习笔记」状态机与时钟分频
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点,刷题网站用的是牛客网状态机写法`timescale1ns/1nsmodulehuawei7(inputwireclk,inputwirerst
KS〔学IC版〕
·
2023-12-27 18:29
Verilog学习笔记
学习
笔记
fpga开发
Verilog
学习日志
-日清单2.3 日程VS任务VS待办事项-20200708
【精时力
学习日志
】本训练营:日清单·7月版今日主题:2-3日程VS任务VS待办事项学习日期:2020年7月8日课后作业:添加新任务时,区分类型1、[我学]今天在课程中的收获:1.1日程VS任务VS待办事项
幻雪美美哒
·
2023-12-27 18:40
3-6关系力结营
【精时力
学习日志
·小可爱版】本训练营:阅读营·关系力学习书籍:《没有干不好的销售》今日主题:3-6结营学习日期:2020年6月20日1、[我学]今天在课程中的收获:这周关系力都是视频课,还是特别想念崔律的声音
桂子zi
·
2023-12-27 11:09
Verilog
HDL 行为级建模: 单片机设计
在单片机设计中,
Verilog
HDL(HardwareDescriptionLanguage)被广泛用于行为级建模,以描述和验证单片机的功能和行为。本文将介绍如何使用
Verilog
HDL
UoEmacs_Lisp
·
2023-12-27 11:13
单片机
fpga开发
mongodb
Verilog
HDL基础语法规则与单片机
Verilog
HDL是一种硬件描述语言,常用于设计和模拟数字电路。在本文中,我们将探讨
Verilog
HDL的基本语法规则,并结合单片机的实例来演示其应用。
UoEmacs_Lisp
·
2023-12-27 11:12
单片机
fpga开发
嵌入式硬件
【System
Verilog
】 $cast动态强制类型转换
前言会经常用到$cast,但因为一直没理解透彻,每次使用都得现找内容再消化。今天自己重新总结整理一下。强制类型转换我们可以使用强制类型转换操作符(')来改变一个表达式的数据类型。需要进行强制类型转换的表达式必须包含在圆括号内,或者必须包含在串联或复制花括号内,并且它们必须是自决的。int'(2.0*3.0);shortint'{8'hFA,8'hCE};如果将一个正的十进制数作为数据类型,那么这意
小邦是名小ICer
·
2023-12-27 07:26
SV
开发语言
【System
Verilog
】SV 数据操作及数制转换(atohex)
记录几个比较常用的数据/字符串操作函数字符串函数:len()functionintlen():str.len()返回字符串的长度,也就是字符串中字符的数目(不包括任何终结字符)。如果str是"",那么str.len()返回0。putc()taskputc(inti,strings)taskputc(inti,bytec)str.putc(i,c)将str中的第i个字符替换成指定的integral值
小邦是名小ICer
·
2023-12-27 07:56
SV
开发语言
【VCS】VCS 常用参数总结
在代码中使用了`ifdef编译指令2+mindelays器件延时使用sdf文件中的最小值(sdf文件中的时序(min:typ:max))3+maxdelays器件延时使用sdf文件中的最大值4–v导入库文件的
verilog
小邦是名小ICer
·
2023-12-27 07:56
开发语言
2018-10-12 线程
学习日志
概念程序(Program)是对数据描述与操作的代码集合,如:Word、暴风影音等应用程序。是一个静态的概念进程(Process)是程序的一次动态的执行过程,它对应了从代码加载、执行至执行完毕的一个完整的过程,这个过程也是进程本身从产生、发展至消亡的过程。是一个动态概念。进程的特点:进程是系统运行程序的基本单位。每一个进程都有自己独立的一块内存空间、一组系统资源。每一个进程的内部数据和状态都是完全独
SayBoyD
·
2023-12-27 05:29
Quartus prim实现模块化电路设计,生成子电路元件并在Block Diagram File中调用的解决方案(关于FPGA的复杂工程设计的相关博客都会采用此方法)
新建工程新建BlockDiagramFile保存为顶层文件新建
Verilog
HDLFile文件(用来编写子模块电路代码)保存文件并命名文件调用元件设置端口属性
致力于研究如何把螺丝拧紧问题的资深专家
·
2023-12-26 23:33
FPGA
数据库
fpga开发
开发语言
基于Quartus Prime平台从新建工程开始以
verilog
HDL File保存为顶层文件并采用例化模块的设计方法,RTL Viewer、Sgnal Tap Logic Analyzer的使用
一、顶层文件的建立会建工程的读者可以跳过子目录新建工程新建工程注意存储地址以及文件名不能出现中文(电脑用户名是中文且喜欢把文件放在桌面的可以注意一下这个地方)然后一直next,直到:也可以点击Finish把新建文件保存为顶层文件在弹出的:另存为窗口中,默认给出的名字,点击保存顶层文件编写例化模块代码的基础语法二、RTLViewer的使用可以通过RTLViewer查看模块间的连接情况以及各个端口的数
致力于研究如何把螺丝拧紧问题的资深专家
·
2023-12-26 23:02
fpga开发
Verilog
-程序设计语句-三种建模方式
程序设计语句数据流建模显式连续赋值语句:;assign#=Assignmentexpression;隐式连续赋值语句:#=assignmentexpression;ps.wire(strong0,weak1)[3:0]#(2,1,3)w=(a^b)&(m^n);//对于变量w:赋“0”值时的驱动强度较强,为strong:赋“1”值时的驱动强度较弱,为weak。比如,当0和1共同驱动变量w时,由于0
JoYER_cc
·
2023-12-26 21:35
fpga
学习
2020-02-27【高效在家办公】2.4 在家办公环境整理
【精时力
学习日志
】•本期专栏:高效在家办公/学习的21节课•本节主题:2.4在家办公环境整理•学习日期:2020年2月27日1.
s萤火虫之光
·
2023-12-26 19:33
在system
verilog
中使用断言(assert)进行复位检查
复位的验证不应该依赖于某个特定的case,应该贯穿验证的整个阶段。推荐使用断言进行复位检查。考虑以下场景:复位触发后,需要检查端口信号或内部关键信号是否被正确复位。首先用一个sequence检测复位,sequences_gp_rst_n;@(posedgegp_clk)!gp_rst_n##1gp_rst_n;endsequence##1:表示延时一种时钟周期然后使用sequence作为prope
月落乌啼霜满天@3760
·
2023-12-26 19:55
IC验证
fpga开发
verilog
通过DPI-C调用C 流水灯模拟
verilog
通过DPI-C调用C简单示例,verillator模拟ledloop.vmoduleledloop(inputwireclk,outputwire[3:0]LED);reg[31:0]cnt
yvee
·
2023-12-26 09:10
fpga
fpga开发
c语言
Verilog
14: 阻塞和非阻塞赋值的异同
verilog
的层次化事件队列仿真器在解析和处理
Verilog
模块时其执行流程如下:动态事件队列(下列事件执行顺序可任意安排)阻塞赋值计算非阻塞赋值语句右边的表达式连续赋值执行$display命令计算原语的输入和输出的变化停止运行的事件队列
qq_36525177
·
2023-12-26 09:37
fpga开发
fpga
verilog
rs232 发送模块实现
RS-232是一种串行通信协议,用于在计算机和其他外部设备之间进行数据传输。RS-232定义了电气特性、信号级别、机械特性和传输速率等规范,为串行通信提供了一种标准化的接口。RS-232通常使用DB9连接器,用于传输和接收数据、控制信号以及地线连接。但除了235脚其它基本都省略了,一个发送一个接收还有个地。rs232是单端传输,还有485,422差分传输,485半双工,422全双工,原理差不多下面
yvee
·
2023-12-26 09:36
fpga开发
「
Verilog
学习笔记」时钟切换
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点,刷题网站用的是牛客网`timescale1ns/1nsmodulehuawei6(inputwireclk0,inputwireclk1
KS〔学IC版〕
·
2023-12-26 09:35
Verilog学习笔记
学习
笔记
fpga开发
Verilog
10组贾仁玲2020年2月29日成长日志与学习心得
【今日
学习日志
】1,读经典,读《一日常规》一遍,其他经典也按要求读诵并打卡,学习蔡老师细讲《弟子规》2,学习蔡老师细讲《弟子规》,网络学习写书法3,好视通学长分享【今日学习心得与成长感悟】不管是行善还是做人也好
贾仁玲
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2023-12-26 02:28
2020-04-22
感觉自己弱的一批,从今天起立了个flag,以后在
学习日志
里每天日更。
桔子海
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2023-12-26 02:38
Verilog
之小规模经典电路设计
verilog
语句执行顺序每个语句块,是事件(event)触发执行的主要分为连续赋值语句assign过程赋值语句always,initial(只执行一次)连续和过程之间是并行执行的,只要满足出发条件即可
Per_HR7
·
2023-12-25 23:48
fpga开发
【【IIC模块
Verilog
实现---用IIC协议从FPGA端读取E2PROM】】
IIC模块
Verilog
实现–用IIC协议从FPGA端读取E2PROM下面是design设计I2C_dri.vmoduleIIC_CONTROL#(parameterSLAVE_ADDR=7'b1010000
ZxsLoves
·
2023-12-25 17:05
Verilog学习系列
FPGA学习
fpga开发
单片机
嵌入式硬件
【FPGA】
Verilog
实践:优先级编码器 | Priority encoder
0x00优先级编码器(Priorityencoder)"能将多个二进制输入压缩成更少数目输出的电路或算法的编码器"优先级编码器是一种编码器,它考虑了两个或更多输入位同时变为1但没有收到输入的情况。当输入进来时,优先级编码器会按照优先级顺序进行处理。通常,它按升序或降序排列输入的优先级,当没有输入时,它会向输出一个1,以区分零输入和零输出。在下面的真值表中,输入值的优先级顺序如下:优先级编码器012
柠檬叶子C
·
2023-12-25 17:52
fpga开发
学习日志
-1.6 本周复盘&答疑-20211113
【精时力
学习日志
】本训练营:2021年100天精时力营·乘法今日主题:1-6本周复盘&答疑学习日期:2021年11月13日1、[我记]我学(客观)+我思(主观)+正反栗子+行动:1.1学习力【我学】(1
幻雪美美哒
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2023-12-25 13:18
向成功人士学精时力课·第4.2讲
学习日志
【向成功人士学精时力课·第4.2讲
学习日志
】这是2019年3月26日“崔律精时力之成功人士精时力”系列课第4.2讲(零负担准时下班)的
学习日志
。
孔雀勇士
·
2023-12-25 08:00
【数字IC设计】
Verilog
计算x/255的商和余数
问题描述已知x是16位无符号整数,求x除以255的余数和商。尽量降低实现方式的硬件开销(包括面积和时序)思路由于除数255是一个常数,因此,直观上给人的感觉就是应该有相应的优化方法,即相对于除数可变的实现方式,在面积、时序方面应该有所改善。对于该问题,本文给出了如下所示的解决方式:记hi=x[15:8]lo=x[7:0]则有:x=hi*256+lo对上式稍做变换,有x=255*hi+(hi+lo)
FPGA硅农
·
2023-12-25 01:52
数字IC进阶
数字IC
数字IC设计
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